******************************************************************* * * HqFpga-XIST V2.11.2 发布说明 * ******************************************************************* [10/16/2021] V2.11.2 <============================================ - 下载器 解决Windows7系统下部分下载功能不稳定或异常问题 - HqInsight 修正function相关问题 更新强制触发处理 - IP Creator 修正PLL IPGEN浮点数处理相关问题 - RTL综合 修正若干不常见问题 - 布局 改进Sealion器件布局的拥塞处理（使布线更容易绕通） [10/05/2021] V2.11.1 <============================================ - 器件支持 增加Seal (28nm) 30K 器件支持 SA5Z-30-D0-8U324 SA5Z-30-D1-8U213 SA5Z-30-D2-8U213 - RTL综合 有限状态自动机输出逻辑优化 动态移位寄存器初值相关处理更新 修正组合回路相关的工艺映射问题 修正parameter为空字符串引起的异常问题 - HqInsight 被标注信号层次名称相关更新 网表调试模式下增加bus信号成组显示 修正信号选择对话框相关问题 - IP Creator 修正若干EBR/FIFO IP生成问题 - 设计接口 增加OSC分频比配置模式 [08/07/2021] V2.10.5 <============================================ - Sealion7K器件相关更新 DQS, DQSDLL, BCVLDSO相关 - RTL综合 改进伪双端口RAM映射 改进ROM识别与映射 修正MUX优化的一个不常见问题 改进非法十进制常量相关的提示信息 - 布局布线 修正与ECLK相关的迭代优化问题 - HqInsight 改进层次化显示 修正不同模块中同名但不同宽度信号调试相关问题 - 下载器 Sealion 7K器件ID更新 修正Sealion 5K/7K 器件相关的下载器与主界面集成问题 - 其它 支持特殊名称目录（例如带中文名称或空格） [07/17/2021] V2.10.4 <============================================ - Sealion 7K 器件相关更新 修正比特流生成相关问题（RPLL、FIBMEM、外部晶振等） 比特流生成更新（XFG、PGNG相关） 下载器更新 修正DQS0输入专用连接相关问题 - RTL综合 修正与有限状态机优化中累加器和MUX混合处理相关问题 删除有限状态机优化中产生无用节点以免在后续步骤中产生不必要的警告信息 修正若干回归性问题 - HqInsight 改进触发超时处理 修正不同模块中同名信号名冲突问题 修正源文件更改后已标注信号名称没有同步的问题 修正源代码中有错误调试信号被清空的回归性问题 改进波形显示（自动添加所有信号，自动定位触发位置等） 改进调试IP生成避免产生编译警告信息 - 主界面 修正调试模式运行后再运行正常模式实际上仍为调试模式的问题 改进隐式文件依赖支持 增加顶层模块处理健壮性 - IP Creator FIFO IP更新（32位数据位宽、14位地址位宽扩展相关） 修正Sealion 7K器件 PLL IP生成相关问题 - 设计管理器 修正文件编码相关的保存文件时内容清空的问题 - 其它 重新组织仿真模型，从原来的单一大文件改成每个primitive对应一个文件 [06/11/2021] V2.10.3 <============================================ - 器件/封装更新 将7K器件SL2-7E-8U400改名为SL2E-7V-8U400 修正7k器件flash控制相关问题 - RTL综合 修正有限状态自动机优化中与初始及非法状态相关问题 改进消息提示，包括锁存器，端口位宽不匹配，多驱动等 - HqInsight 修正源文件中混用行尾符引起的显示问题 修正标记信号颜色相关问题 打开波形查看器时自动添加信号显示 当源文件中有错误时保存工程设置 - IP Creator 增加7K器件UFM IP支持 [05/17/2021] V2.10.2 <============================================ - 新的封装支持 SL2-7E-8U400，SL2E-5E-8WE81支持 - HqInsight 增加强制触发功能 解决系统函数$signed/$unsigned引起的输出问题 - IP Creator 修正FIFO空满标志及位宽相关的回归性问题 - 布局 修正非常规使用的CLKDIV的自动布局问题 将IO_TYPE/bankvcc不兼容的提示信息从警告改为报错 - RTL Synthesis 解决按顺序参数绑定相关的报错异常 [05/03/2021] V2.10.1 <============================================ - IP Creator 修正FIFO空满标志相关问题 修正伪双端口EBR数据宽度相关问题 - HqInsight 修正合封器件自动插入JTAG IO的电平标准兼容性问题 - GUI 修正Sealion 12K EA176封装器件若干引脚bank信息错误 修正未约束IO到寄存器路径的延迟计算引起的程序异常问题 修正悬空端口连线相关引起的程序异常问题 - RTL综合 修正元件例化时未指定实例名称及形参中的点符号引起的程序异常问题 [04/17/2021] V2.9.9 <============================================= - IP Creator 修正单端口ROM及FIFO当地址小于9位时的问题 - RTL综合 修正一些边角问题 (例如笔误代码 cnt<=cnt+0 引起的死循环) - HqInsight 调试时保存触发条件 - 设计管理器 修正新建文件或打开空文件时的错误 [03/20/2021] V2.9.8 <============================================= - IP Creator PLL IP生成，增加复位、待机、动态相位、反馈模式、占空比微调等配置功能 - RTL 综合 修正了寄存器同步set/reset提取时反相时钟引起的问题 修正了有限状态自动机优化中与地址解码逻辑相关的问题 - 布局 修正冗余LUT输入造成的用户位置约束处理问题 更新LVDS25的Bank电压缺省值 修正Sealion 5K/25K器件中PLLREFCS处理的问题 - 布线 修正Sealion器件中ClockIO到ECLKBRIDGE通路相关的问题 [02/19/2021] V2.9.7 <============================================= - 布局 增强Bank IO VCC合法性检查 - 布线 修正12K和25K器件的某些ClockIO到PLL输入专用通道连接错误 - HqInsight 支持工程文件的相对路径 - IP Creator 修正DSP IP生成中与位宽、控制信号等相关的错误 [01/24/2021] V2.9.6 <============================================= - IP Creator 修正18X18的DSP IP生成错误 - GUI 修正管脚约束中OPENDRAIN属性设置问题 [01/21/2021] V2.9.5 <============================================= - 更新Sealion 25K 器件 EA176封装支持 [01/17/2021] V2.9.4 <============================================= - IP Creator 更新了Sealion 5K 器件的UFM控制IP 修正DSP IP生成中Latency相关的问题 修正了当读地址深度为512时伪双端口EBR IP生成的错误 - HqInsight 修正了文件中有乱码引起的空白显示问题 - Bitgen 更新了Sealion 5K器件的UFM 相关的位流设置 - RTL 综合 修正了元件实例化时引用非法端口却不报错的问题 修正了RAM-based shift register处理与普通RAM处理冲突的问题 [01/10/2021] V2.9.3 <============================================= - GUI 增加RTL设置以指定Verilog文件的include目录 修正RTL综合时序报告覆盖布局布线时序报告的问题 - IP Creator 修正双端口EBR IP显示相关的文本笔误 - RTL综合 改进了一些消息提示 [12/29/2020] V2.9.2 <============================================= - Bitgen 更新25K OSC支持 更新EBR READ-BEFORE-WRITE模式支持 - HqInsight 减少处理大网表的时间 为采样/触发信号增加寄存(可选项) - 下载器 与Flash控制及下载模式相关的更新 增加SVF2MJA转换功能 [11/20/2020] V2.9.1 <============================================= - 新器件/封装支持 Sealion 25k EA176 封装(SL2S-25E-EA176) - 布局布线 减少Extra模式布线的运行时间 改进布局中的拥塞处理 ***** 【总体运行时间减少约40%，并且可布通率提高】 ***** - 时序建模 修正宽数据模式EBR下的时序模型问题 - HqInsight 统一RTL和网表级调试风格 增加已标记信号列表功能 改善信号选择功能 修正与特殊信号名及信号片选相关问题 ******************************************************************** [10/18/2020] V2.8.6 <============================================= - HqInsight 增加(EDIF)网表级调试支持 - IP Creator 修正双端口RAM的若干问题 - Packing/placement 修正inout端口IOR寄存器吸收set/reset不匹配问题 [09/25/2020] V2.8.5 <============================================= - 新器件/封装支持 SL2E-5E-W81 (WLCSP81封装) - RTL综合 改进移位寄存器优化 改进有限状态自动机优化 - IP Creator 更新PLL IP，支持更精细的相移调整，支持定制RESET/LOCK - HqInsight 改进稳定性 - 设计接口 修正导入第三方伪双端口RAM的问题 [08/30/2020] V2.8.4 <============================================= - 位流生成及下载器 支持Sealion器件逐帧校验 针对Sealion 5K器件的 MIPI 支持更新 - RTL synthesis 修正同步置位/复位相关的问题 修正ROM推断相关的问题 - IP Creator 增加触发器IP支持 - HqInsight 改进generate语句相关的层次网表显示 改进界面增强可交互性 修正关电源依然能伪触发的问题 - 设计管理器 修正GB2312文本编码引起的异常 - 主程序 修正网表中没有IO单元时引起的异常 [07/25/2020] V2.8.3 Update Build 072520 - Packing Refined PLL support - Placement Fixed an issue related with auto-placement of DQSBUF - RTL synthesis Refined RAM-based shift register handling - HqInsight Fixed a problem of writing debug-purpose file on D:\ [07/20/2020] V2.8.3 Update Build 072020 - Updated OSC support [07/18/2020] V2.8.3 <============================================= - 新的封装支持 Sealion 5K QFN84 封装 (SL2-5E-8N84) - HqInsight 添加强行中断等待信号触发的功能. 修正程序异常退出后依然在后台写日志文件的问题 改善波形显示 - IP Creator 修正25K/5K器件 PLL CLKOPD_DLY参数格式问题 更新块存储器IP生成（与伪双端口32位数据位宽相关） - 主界面 添加强制中断流程运行功能 增加异步set/reset-to-output处理选项 - 主程序 修正宽数据伪双端口块存储器字节使能控制问题 [06/28/2020] V2.8.2 <============================================= - 器件建模 集成了20200601版经校验的时序参数，主要包括SLICE和互连线 更新延迟计算模型位分段线性扇出 更新延迟标注格式为四值格式 - STA 增加选项控制处理异步set/reset-to-q的时序弧及路径 修正set_max/min_delay -from/to clock约束的一些异常情况 - 布局布线 提高优化质量 增加选项控制布线禁用SCLK/ECLK [06/05/2020] V2.8.1 <============================================= - 下载器 更新win10微软签名认证驱动 - RTL 综合 修正预处理器中宏处理#if #else分支由于注释产生的不匹配问题 修正Accumulator推断中对最大整数的处理问题 - HqInsight 修正非8位整数倍数据的读取问题 - 用户界面 支持在设计管理器中更改顶层模块 改进设计管理器与主界面的同步 - 数据模型 更新JTAG的时序参数 修正SLICE 异步控制端的recovery/removal笔误 - 组装 修正特殊BRAM写模式(N_EDGE)的配置参数 [05/15/2020] V2.7.10 <============================================= - 位流生成、下载器 针对12K RevC 器件的更新 [05/09/2020] V2.7.9 <============================================= - 组装、布线与位流生成 添加与ECLKBRIDGE相关处理 - IP Creator 增加了Flash用户模块控制IP - GUI 当源代码更新时尽量保留物理约束 - 添加下载器驱动程序目录 [04/30/2020] V2.7.8 Update Build 043020 - Router Refined routability for secondary clocks [04/28/2020] V2.7.8 <============================================= - 器件支持更新 修正了DQS1组的问题 - 比特流生成 支持AS模式下MCLK 20Mhz时钟频率 - IP Creator FIFO/BRAM 支持更新 修正若干错误 [04/16/2020] V2.7.7 Update Build 041620 - Bitgen Support 20M MCLK Frequency in AS mode - IP Creator Fixed a bug in single port ROM [03/27/2020] V2.7.7 <============================================= - 支持12K器件新封装：SL2S-12E-EA176 - RTL 综合 改进了寄存器推断 改进了同时带有异步复位置位控制端的寄存器支持 - 设计浏览器 更新编辑器解决编码和行结束符相互影响造成的问题 - 布线 更新了PLL输入相关的布线支持 [03/04/2020] V2.7.6 <============================================= - 组装（Packing） 更新针对（5K）小器件的面积优化 - RTL综合 更新基于RAM的移位寄存器支持 修正了与有符号/无符号数相关的乘法器映射问题. - HqInsight 修正了内存读取相关的错误 - IP Creator 更新了FIFO的IP生成支持 [01/23/2019] V2.7.5 <============================================= - RTL综合 增加对基于RAM的移位寄存器(RAM-based shift register)的基本支持 - 布局 更严格的用户约束检查 修正用完所有普通IO时JTAG IO布局的问题。 [01/09/2020] V2.7.4 Update Build 010920 - 下载器 修正5K器件burst模式下载问题 - IP Creator 修正FIFO深度相关的一个问题 修正单端口Block RAM/ROM级联问题 - 组装/布局 支持LUT/REG级别的布局位置约束 支持增量式布局 [12/31/2019] V2.7.4 <============================================= - 5K器件支持更新 ECLK, CLKDLY, FL, PCNTR, BANKREF相关比特流生成更新 修正单端口ROM IP生成问题 - GUI IO约束编辑器更好地与RTL中端口变化同步 [12/18/2019] V2.7.3 Update Build 121819 - 更新所有器件(5K/12K/25K)的PG/LVDSO/INRD支持 - 布线 更新快速连线支持的. [12/13/2019] V2.7.3 Update Build 121319 - 修正5K器件与LVDS输出相关的比特流生成问题 [12/12/2019] V2.7.3 Update Build 121219 - 修正5K(内嵌Flash)器件SDM模式下载的一个问题 - 支持对OSC更精细地调整时钟分频 [12/08/2019] V2.7.3 <============================================= - 增加新器件支持 SL2E-5E-8N96 - SED支持更新autoreboot管脚 - 下载器 重构用户界面 - 布线 修正与ECLK和ALU24相关的问题 更好处理PCL的用户约束与硬件连接关系冲突的问题 - 布局 修正一个与12K器件N96封装相关的问题. - 静态时序分析 修正一个与未加约束的寄存器到输出路径分析问题 [11/26/2019] V2.7.2 Update Build 112619 - Placement Fixed a bug related with 5K PLL - Routing Fixed a bug related with mixed-clock-data net with clock constraint - Design Interface Fixed an issue related with RAMD initval=0x0. (From synplify EDIF) [11/11/2019] V2.7.2 Fast Track build 111119 - Fixed a bug related with DSP legalization of CE pin swapping [11/08/2019] V2.7.2 <============================================= - 增加新器件支持 SL2-12E-8N96 - 器件名称更改: SL2-5E => SL2E-5E - IP Creator 修正与 5K/25K器件支持相关的错误 - 下载器界面 更新5K器件名称显示 oooooooooooooooooooooooooooooooooooooooooooooooooooooooooooooooooooo [11/03/2019] V2.7.1 oooooooooooooooooooooooooooooooooooooooooooooooooooooooooooooooooooo - 规范器件名称，与产品订货手册（Product ordering code）及芯片印标保持一致： SL2S-25E-6N96 更改为：SL2D-25E-8N96 SL2-12V-6F256 更改为：SL2-12E-8F256 其余所有器件的speedgrade -6 均改为 -8 - 增加新器件支持 SL2S-5E-8M121 - IP Creator 重构了BRAM, ROM, FIFO的I生成 - HqInsight 修正了客户发现的若干问题：设计层次较深时显示问题，代码高亮问题等 - 布局布线 修正了若干回归(regression)问题：如非时序驱动模式下保留了非优化结果。 oooooooooooooooooooooooooooooooooooooooooooooooooooooooooooooooooooo [10/05/2019] V2.6.5 <============================================= - 新器件支持 SL2S-25E-N96 SL2-5E-T256 - 综合 修正了1位地址深度的"RAM"的推断错误 - 器件建模 加严了ClockEnable的建立时间(Setup time)约束 - 布局布线 对于25K器件：优化FMAX ~5%，减少运行时间~10% 根据器件和设计大小自动调整算法适应性 修正了 25K 器件 PLL-> PCLK的自动时钟线分配问题 - 设计管理 增加约束文件管理功能 支持与hqui主界面的工程文件同步 - HqInsigh(调试器) 修正了与UNIX/DOS行结束符相关的显示问题 输出VCD波形文件时增强的错误检查和报告