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*   HqFpga-XIST V2.13.5 发布说明
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*更新历史*

[06/18/2022]  V2.13.5 <============================================
- 器件支持
  [更改]所有器件名称中的工艺温度等级标识符，从"I"改成“CI”
  [修正]Seal 30K 器件 SADC支持相关问题
- IP Creator
  [新增]Sealion器件Aurora 8b/10b IP
  [新增]Seal器件DDR2控制器IP
  [新增]Sealion及Seal器件线性反馈移位寄存器(LFSR) IP
  [更新]1D滤波器并行输入模式抽头寄存选项
  [改进]移位寄存器IP支持
  [改进]Cordic IP支持
  [改进]IP 浏览器增加排序功能
  [修正]端口未激活相关显示问题
- RTL 综合
  [新增]基于IEEE 1735(V1)标准的Verilog加密解密支持
  [改进]primitive参数合法性检查（更严格）
  [修正]generate语句相关存泄露问题
- 布局布线
  [改进]Seal器件进位链相关的物理约束支持
  [修正]Seal器件进位链相关的合法化(Legalization)处理
  [修正]Seal器件CM3核OUTCLK/MTX_CLK布线相关问题
- 时序分析
  [修正]FIFO 空/满标志输出的异步控制时序配置问题

[05/04/2022]  V2.13.4 <============================================
- IP Creator
 ★[新增]Sealion器件CORDIC IP支持
 ★[新增]移位寄存器IP支持
  [新增]按名称组织IP功能
  [改进]GDDR_IP 图形化界面
  [改进]滤波器IP高速模式相关参数处理
  [修正]Seal器件分布式RAM输入和输出数值高低位调换问题
  [修正]Seal器件单端口ROM地址宽度大于14时，初始化数据导入错误的问题，
- 下载器
  [新增]Seal 100K器件支持
  [新增]支持读取DNA信息
  [新增]支持MCU APP和IAP程序在线更新
  [新增]若干Flash ID
  [更新]内部Flash延时增加兼容性
- Seal器件支持
  [改进]合封DDR RAM VREF约束支持
  [修正]Seal器件DQSI输入+IDDR delay相关问题
  [修正]DQS/SLICE中若干时序参数中的笔误
  [更新]DDRC,CM3,JTAG,EFB,SED,CIBBOOT时序参数
  [更新]CM3 PCLK输出时钟自动推断
-HqInsight
  [修正]中文字符编码相关显示问题
- GUI
  [修正]RTL 设置相关问题
  [修正]空工程设计管理相关问题
  [修正]Ubuntu Linux 系统下缺失若干动态链接库库的问题
- RTL综合
  [改进]$signed/$unsigned支持
  [改进]MUX优化
  [修正]不常见MUX卡死问题
  [修正]与组合回路相关的表达式优化死循环问题
  [更新]Seal器件用于第三方综合工具的primitive接口文件

[03/20/2022]  V2.13.3 <============================================
- 器件更新
  更新SL2-25E-8U484I封装
  SA5Z-30-D2-8U240 更名为 SA5Z-30-D2-8U256
- 布局布线
  修正LUT配置字符串的一个不常见问题
  Seal器件布线更新
    改进PCLK布线
    改进RST/CE -> PCLK布线
    改进布线布通率
  支持用户指定组合逻辑输出连线走SCLK
- RTL 综合
  改进乘法器吸收寄存器支持
  XOR优化更新
  把bus信号名称格式从%s(%d)改为%s[%d]
  改进数组赋值报错消息处理
- HqInsight
  修正Seal EDIF调试流程中与BUFG/LUT1相关的问题
  修正与采样时钟相关的约束问题
  增加资源估算功能
- IP Creator
  增加Generic DDR, GDDR7:1, 分布式RAM/ROM IP支持
  修正DSP/UFM用户无法指定module名称问题
  修正Sealion 12k/25k PLL CLKI 频率范围问题
  更新Seal器件的 1D Filter IP生成
- 静态时序分析
  修正FMAX报告的一个笔误
  改进路径终点的报告，添加逻辑寄存器管脚名称
- 器件建模
  修正SL2-25E-8F324器件TCK管脚建模错误
  仿真模型更新：xsALU24SA, xsMULT9SA, xsPREADD9, xsPREADD18, xsPLLSA
  更新CM3时序建模