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*   HqFpga-XIST V2.14.1 发布说明
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*更新历史*

[02/19/2023]  V2.14.1 <============================================
- 器件支持
★[新增]Seal 50K器件支持(SA5Z-50-D0-8AF484)
  [更新]Seal 30k/100K器件中EBR/ALU/MULT9/CM3时序参数
  [更改]Seal器件缺省IO标准为LVCMOS18（除了30K器件还维持缺省IO标准为LVCMOS25）
- RTL 综合
★[更新]Verilog解析器
    改进与字符串，参数，整数，片选，函数/任务，generate语句相关的常量计算
    修正与localparam，多行字符串，开放参数绑定，generate语句，向量赋值相关的问题
    改进参数绑定，函数输入及reg/wire赋值中的实数类型支持
    修正generate语句中误报下标溢出的问题
  [新增]对SystemVerilog的初步支持
  [改进]有限状态自动机优化并修正若干错误
  [新增]支持带Byte-Enable功能的RAM的自动推断
- 布局布线
★[改进]Sealion器件extra模式布线的布通率
  [改进]Seal器件组装时进位链组装处理
  [修正]Sealion器件布线时PCLK/SCLK分配相关问题
  [修正]Seal器件组装时专有MUX没有LUT连接时崩溃的问题
  [修正]Seal器件大扇出连线布线运行时间长问题
  [修正]Seal50K/100K MPW器件时钟分配相关问题
  [修正]所有LUT输入均为常量时组装卡死问题
  [支持]Seal器件X4/X5/X71单端口PIO模式
- HqInsight
★[新增]连续触发支持
  [修正]与片选信号相关的显示问题
  [修正]错误地允许对块注释中的符号进行标记的问题
- IP Creator
  [新增]Sealion器件1D滤波器支持
  [更新]除法器IP生成
  [增加]Sealion器件Generic DDR IP范例文件
  [增加]若干IP的文档帮助
  [更新]PLL IP生成，支持最低6Mhz的输入时钟
  [修正]EBR IP生成中当数据位宽为9或18并且带Byte-enable时的问题
- 设计接口
  [增加]SERDES/DDRCTRL资源占用率报告
  [改进]错误PLL配置的报警信息
  [改进]Seal器件EBR重定向支持
  [改进]时钟相关问题(门控时钟及生成时钟)的检查
  [更新]EBR/FIFO32仿真模型(与ECC功能相关)
  [修正]与同步置位相关的BlockRAM的重定向问题
  [修正]与port array属性相关EDIF读入崩溃问题
- 下载器
★[新增]Seal 50K器件下载支持
  [支持]针对Seal 100K器件的x2/x4文件转换
  [支持]下载带掩码的位流文件
  [改进]FLASH ID读取支持
  [改进]Sealion 5k/7k器件xfb下载文件路径支持
- 比特流生成
  [修正]Seal 100K器件不常见问题
- GUI
  [增加]更多设置选项
  [改进]Seal器件chipview支持
  [修正]英文操作系统下的启动问题

[11/05/2022]  V2.13.7 <============================================
- 器件支持
  [更新]Seal 100K MPW器件支持：时序建模，布线资源以及比特流生成等
  [修正]Sealion器件 CLKIO-to-ECLK建模问题
  [修正]Sealion合封DDR2器件的时序报告异常问题
- 布局布线
  [修正]GUI环境中多次运行相关的偶发布线异常
  [修正]Seal器件组装锁存器及移位寄存器的偶发错误
- RTL综合
  [修正]Seal器件RAM拆分问题
  [改进]逻辑与多路选择器优化，减少运行时间
  [改进]Seal器件移位寄存器专用连接处理
  [修正]Verilog解析器某些情况误报数组下标越界的问题
  [改进]Adaptor相关的资源共享
- HqInsight
  [支持]一直等待触发功能
  [改进]信号搜索的帮助说明
  [改进]源文件中有语法错误时的流程处理
  [修正]更改采样深度后波形显示异常的问题
  [修正]偶发子模块信号作为采样时钟时不工作的问题
- IP Creator
  [新增]Seal 30K 器件的CM3 IP生成功能
  [更新]Aurora 8b10b, CORDIC及FFT IP生成
  [修正]PLL IP生成偶发idv=129的问题
  [改进]异常检查及提示
  [改进]IP的保存/修改功能
- 图形用户界面
  [修正]偶发产生超大dump文件的问题
  [改进]EDIF子模块文件路径搜索处理
  [修正]偶发工程中源文件列表被清空的问题
  [移除]不常用且用起来副作用较多的优化选项
  [新增]选项指定自动生成时钟的命名风格
  [修正]恢复缺省设置的问题
- 静态时序分析(STA)
  [修正]生成时钟名称中带有"[]"时引起的报告问题
  [修正]伪路径处理中与生成时钟相关问题
  [修正]在无用元件/管脚上设置时序约束时引起的问题
  [修正]非常用时序设置下的FMAX报告问题
- 设计管理器
  [修正]多顶层模块相关的设计层次显式问题
- 数据接口
  [改进]DSP和BlockRAM相关资源占用率率报告
  [更新]Seal器件32K BlockRAM和16K FIFO仿真模型

[08/26/2022]  V2.13.6 <============================================
- 器件支持
★[新增]Seal 100K 器件支持(SA5T-100E-8F676)
  [新增]支持Seal器件DSP REG2 BYP模式
  [改进]Sealion 7K 器件复用IO支持
  [修正]Sealion器件T/BECLK1配置相关的的不常见问题，
  [修正]Sealion 5K器件边角PIO输入延迟配置问题
  [移除]Seal器件不支持的LVDS33电平标准
- HqInsight
★[改进]界面为一体化方式
  [新增]打开波形设置功能
  [修正]与相对路径处理相关的问题
  [修正]与参数化模块及顶层采样时钟相关的问题
  [修正]编码相关问题
- IP Creator
  [新增]两个视频处理IP：伽马校正和颜色空间转换
  [改进]PLL IP支持自动反馈时钟选择
  [修正]16位深度32位宽度FIFO IP生成问题
  [修正]PLL IP生成中与xsPLLREFCS相关的问题
  [修正]若干IP加密相关问题
- RTL综合
  [修正]移位寄存器同时钟检查的问题
  [修正]有限状态机优化与次状态逻辑相关的不常见问题
  [修正]与$readmem及parameter相关的实例化问题
  [修正]下标越界报错时发生的崩溃问题
  [修正]ROM初值相关问题
  [修正]ROM位宽优化相关问题
  [改进]Sealion器件EBR推断支持
  [改进]DSP/EBR重定向支持
- 静态时序分析(STA)
  [修正]CM3自动时钟推断的问题
  [新增]布线后自动Slack报告功能
- 布局布线
  [修正]Sealion器件时钟布线的不常见问题
- GUI
  [改进]消息提示刷新
- 其它
  [更新]用户手册到v2.4版本


[06/18/2022]  V2.13.5 <============================================
- 器件支持
  [更改]所有器件名称中的工艺温度等级标识符，从"I"改成“CI”
  [修正]Seal 30K 器件 SADC支持相关问题
- IP Creator
  [新增]Sealion器件Aurora 8b/10b IP
  [新增]Seal器件DDR2控制器IP
  [新增]Sealion及Seal器件线性反馈移位寄存器(LFSR) IP
  [更新]1D滤波器并行输入模式抽头寄存选项
  [改进]移位寄存器IP支持
  [改进]Cordic IP支持
  [改进]IP 浏览器增加排序功能
  [修正]端口未激活相关显示问题
- RTL 综合
  [新增]基于IEEE 1735(V1)标准的Verilog加密解密支持
  [改进]primitive参数合法性检查（更严格）
  [修正]generate语句相关存泄露问题
- 布局布线
  [改进]Seal器件进位链相关的物理约束支持
  [修正]Seal器件进位链相关的合法化(Legalization)处理
  [修正]Seal器件CM3核OUTCLK/MTX_CLK布线相关问题
- 时序分析
  [修正]FIFO 空/满标志输出的异步控制时序配置问题

[05/04/2022]  V2.13.4 <============================================
- IP Creator
 ★[新增]Sealion器件CORDIC IP支持
 ★[新增]移位寄存器IP支持
  [新增]按名称组织IP功能
  [改进]GDDR_IP 图形化界面
  [改进]滤波器IP高速模式相关参数处理
  [修正]Seal器件分布式RAM输入和输出数值高低位调换问题
  [修正]Seal器件单端口ROM地址宽度大于14时，初始化数据导入错误的问题，
- 下载器
  [新增]Seal 100K器件支持
  [新增]支持读取DNA信息
  [新增]支持MCU APP和IAP程序在线更新
  [新增]若干Flash ID
  [更新]内部Flash延时增加兼容性
- Seal器件支持
  [改进]合封DDR RAM VREF约束支持
  [修正]Seal器件DQSI输入+IDDR delay相关问题
  [修正]DQS/SLICE中若干时序参数中的笔误
  [更新]DDRC,CM3,JTAG,EFB,SED,CIBBOOT时序参数
  [更新]CM3 PCLK输出时钟自动推断
-HqInsight
  [修正]中文字符编码相关显示问题
- GUI
  [修正]RTL 设置相关问题
  [修正]空工程设计管理相关问题
  [修正]Ubuntu Linux 系统下缺失若干动态链接库库的问题
- RTL综合
  [改进]$signed/$unsigned支持
  [改进]MUX优化
  [修正]不常见MUX卡死问题
  [修正]与组合回路相关的表达式优化死循环问题
  [更新]Seal器件用于第三方综合工具的primitive接口文件

[03/20/2022]  V2.13.3 <============================================
- 器件更新
  更新SL2-25E-8U484I封装
  SA5Z-30-D2-8U240 更名为 SA5Z-30-D2-8U256
- 布局布线
  修正LUT配置字符串的一个不常见问题
  Seal器件布线更新
    改进PCLK布线
    改进RST/CE -> PCLK布线
    改进布线布通率
  支持用户指定组合逻辑输出连线走SCLK
- RTL 综合
  改进乘法器吸收寄存器支持
  XOR优化更新
  把bus信号名称格式从%s(%d)改为%s[%d]
  改进数组赋值报错消息处理
- HqInsight
  修正Seal EDIF调试流程中与BUFG/LUT1相关的问题
  修正与采样时钟相关的约束问题
  增加资源估算功能
- IP Creator
  增加Generic DDR, GDDR7:1, 分布式RAM/ROM IP支持
  修正DSP/UFM用户无法指定module名称问题
  修正Sealion 12k/25k PLL CLKI 频率范围问题
  更新Seal器件的 1D Filter IP生成
- 静态时序分析
  修正FMAX报告的一个笔误
  改进路径终点的报告，添加逻辑寄存器管脚名称
- 器件建模
  修正SL2-25E-8F324器件TCK管脚建模错误
  仿真模型更新：xsALU24SA, xsMULT9SA, xsPREADD9, xsPREADD18, xsPLLSA
  更新CM3时序建模