******************************************************************* * * HqFpga-XIST V2.9.6 发布说明 * ******************************************************************* [01/24/2021] V2.9.6 <============================================= - IP Creator 修正18X18的DSP IP生成错误 - GUI 修正管脚约束中OPENDRAIN属性设置问题 [01/21/2021] V2.9.5 <============================================= - 更新Sealion 25K 器件 EA176封装支持 [01/17/2021] V2.9.4 <============================================= - IP Creator 更新了Sealion 5K 器件的UFM控制IP 修正DSP IP生成中Latency相关的问题 修正了当读地址深度为512时伪双端口EBR IP生成的错误 - HqInsight 修正了文件中有乱码引起的空白显示问题 - Bitgen 更新了Sealion 5K器件的UFM 相关的位流设置 - RTL 综合 修正了元件实例化时引用非法端口却不报错的问题 修正了RAM-based shift register处理与普通RAM处理冲突的问题 [01/10/2021] V2.9.3 <============================================= - GUI 增加RTL设置以指定Verilog文件的include目录 修正RTL综合时序报告覆盖布局布线时序报告的问题 - IP Creator 修正双端口EBR IP显示相关的文本笔误 - RTL综合 改进了一些消息提示 [12/29/2020] V2.9.2 <============================================= - Bitgen 更新25K OSC支持 更新EBR READ-BEFORE-WRITE模式支持 - HqInsight 减少处理大网表的时间 为采样/触发信号增加寄存(可选项) - 下载器 与Flash控制及下载模式相关的更新 增加SVF2MJA转换功能 [11/20/2020] V2.9.1 <============================================= - 新器件/封装支持 Sealion 25k EA176 封装(SL2S-25E-EA176) - 布局布线 减少Extra模式布线的运行时间 改进布局中的拥塞处理 ***** 【总体运行时间减少约40%，并且可布通率提高】 ***** - 时序建模 修正宽数据模式EBR下的时序模型问题 - HqInsight 统一RTL和网表级调试风格 增加已标记信号列表功能 改善信号选择功能 修正与特殊信号名及信号片选相关问题 ******************************************************************** [10/18/2020] V2.8.6 <============================================= - HqInsight 增加(EDIF)网表级调试支持 - IP Creator 修正双端口RAM的若干问题 - Packing/placement 修正inout端口IOR寄存器吸收set/reset不匹配问题 [09/25/2020] V2.8.5 <============================================= - 新器件/封装支持 SL2E-5E-W81 (WLCSP81封装) - RTL综合 改进移位寄存器优化 改进有限状态自动机优化 - IP Creator 更新PLL IP，支持更精细的相移调整，支持定制RESET/LOCK - HqInsight 改进稳定性 - 设计接口 修正导入第三方伪双端口RAM的问题 [08/30/2020] V2.8.4 <============================================= - 位流生成及下载器 支持Sealion器件逐帧校验 针对Sealion 5K器件的 MIPI 支持更新 - RTL synthesis 修正同步置位/复位相关的问题 修正ROM推断相关的问题 - IP Creator 增加触发器IP支持 - HqInsight 改进generate语句相关的层次网表显示 改进界面增强可交互性 修正关电源依然能伪触发的问题 - 设计管理器 修正GB2312文本编码引起的异常 - 主程序 修正网表中没有IO单元时引起的异常 [07/25/2020] V2.8.3 Update Build 072520 - Packing Refined PLL support - Placement Fixed an issue related with auto-placement of DQSBUF - RTL synthesis Refined RAM-based shift register handling - HqInsight Fixed a problem of writing debug-purpose file on D:\ [07/20/2020] V2.8.3 Update Build 072020 - Updated OSC support [07/18/2020] V2.8.3 <============================================= - 新的封装支持 Sealion 5K QFN84 封装 (SL2-5E-8N84) - HqInsight 添加强行中断等待信号触发的功能. 修正程序异常退出后依然在后台写日志文件的问题 改善波形显示 - IP Creator 修正25K/5K器件 PLL CLKOPD_DLY参数格式问题 更新块存储器IP生成（与伪双端口32位数据位宽相关） - 主界面 添加强制中断流程运行功能 增加异步set/reset-to-output处理选项 - 主程序 修正宽数据伪双端口块存储器字节使能控制问题 [06/28/2020] V2.8.2 <============================================= - 器件建模 集成了20200601版经校验的时序参数，主要包括SLICE和互连线 更新延迟计算模型位分段线性扇出 更新延迟标注格式为四值格式 - STA 增加选项控制处理异步set/reset-to-q的时序弧及路径 修正set_max/min_delay -from/to clock约束的一些异常情况 - 布局布线 提高优化质量 增加选项控制布线禁用SCLK/ECLK [06/05/2020] V2.8.1 <============================================= - 下载器 更新win10微软签名认证驱动 - RTL 综合 修正预处理器中宏处理#if #else分支由于注释产生的不匹配问题 修正Accumulator推断中对最大整数的处理问题 - HqInsight 修正非8位整数倍数据的读取问题 - 用户界面 支持在设计管理器中更改顶层模块 改进设计管理器与主界面的同步 - 数据模型 更新JTAG的时序参数 修正SLICE 异步控制端的recovery/removal笔误 - 组装 修正特殊BRAM写模式(N_EDGE)的配置参数 [05/15/2020] V2.7.10 <============================================= - 位流生成、下载器 针对12K RevC 器件的更新 [05/09/2020] V2.7.9 <============================================= - 组装、布线与位流生成 添加与ECLKBRIDGE相关处理 - IP Creator 增加了Flash用户模块控制IP - GUI 当源代码更新时尽量保留物理约束 - 添加下载器驱动程序目录 [04/30/2020] V2.7.8 Update Build 043020 - Router Refined routability for secondary clocks [04/28/2020] V2.7.8 <============================================= - 器件支持更新 修正了DQS1组的问题 - 比特流生成 支持AS模式下MCLK 20Mhz时钟频率 - IP Creator FIFO/BRAM 支持更新 修正若干错误 [04/16/2020] V2.7.7 Update Build 041620 - Bitgen Support 20M MCLK Frequency in AS mode - IP Creator Fixed a bug in single port ROM [03/27/2020] V2.7.7 <============================================= - 支持12K器件新封装：SL2S-12E-EA176 - RTL 综合 改进了寄存器推断 改进了同时带有异步复位置位控制端的寄存器支持 - 设计浏览器 更新编辑器解决编码和行结束符相互影响造成的问题 - 布线 更新了PLL输入相关的布线支持 [03/04/2020] V2.7.6 <============================================= - 组装（Packing） 更新针对（5K）小器件的面积优化 - RTL综合 更新基于RAM的移位寄存器支持 修正了与有符号/无符号数相关的乘法器映射问题. - HqInsight 修正了内存读取相关的错误 - IP Creator 更新了FIFO的IP生成支持 [01/23/2019] V2.7.5 <============================================= - RTL综合 增加对基于RAM的移位寄存器(RAM-based shift register)的基本支持 - 布局 更严格的用户约束检查 修正用完所有普通IO时JTAG IO布局的问题。 [01/09/2020] V2.7.4 Update Build 010920 - 下载器 修正5K器件burst模式下载问题 - IP Creator 修正FIFO深度相关的一个问题 修正单端口Block RAM/ROM级联问题 - 组装/布局 支持LUT/REG级别的布局位置约束 支持增量式布局 [12/31/2019] V2.7.4 <============================================= - 5K器件支持更新 ECLK, CLKDLY, FL, PCNTR, BANKREF相关比特流生成更新 修正单端口ROM IP生成问题 - GUI IO约束编辑器更好地与RTL中端口变化同步 [12/18/2019] V2.7.3 Update Build 121819 - 更新所有器件(5K/12K/25K)的PG/LVDSO/INRD支持 - 布线 更新快速连线支持的. [12/13/2019] V2.7.3 Update Build 121319 - 修正5K器件与LVDS输出相关的比特流生成问题 [12/12/2019] V2.7.3 Update Build 121219 - 修正5K(内嵌Flash)器件SDM模式下载的一个问题 - 支持对OSC更精细地调整时钟分频 [12/08/2019] V2.7.3 <============================================= - 增加新器件支持 SL2E-5E-8N96 - SED支持更新autoreboot管脚 - 下载器 重构用户界面 - 布线 修正与ECLK和ALU24相关的问题 更好处理PCL的用户约束与硬件连接关系冲突的问题 - 布局 修正一个与12K器件N96封装相关的问题. - 静态时序分析 修正一个与未加约束的寄存器到输出路径分析问题 [11/26/2019] V2.7.2 Update Build 112619 - Placement Fixed a bug related with 5K PLL - Routing Fixed a bug related with mixed-clock-data net with clock constraint - Design Interface Fixed an issue related with RAMD initval=0x0. (From synplify EDIF) [11/11/2019] V2.7.2 Fast Track build 111119 - Fixed a bug related with DSP legalization of CE pin swapping [11/08/2019] V2.7.2 <============================================= - 增加新器件支持 SL2-12E-8N96 - 器件名称更改: SL2-5E => SL2E-5E - IP Creator 修正与 5K/25K器件支持相关的错误 - 下载器界面 更新5K器件名称显示 oooooooooooooooooooooooooooooooooooooooooooooooooooooooooooooooooooo [11/03/2019] V2.7.1 oooooooooooooooooooooooooooooooooooooooooooooooooooooooooooooooooooo - 规范器件名称，与产品订货手册（Product ordering code）及芯片印标保持一致： SL2S-25E-6N96 更改为：SL2D-25E-8N96 SL2-12V-6F256 更改为：SL2-12E-8F256 其余所有器件的speedgrade -6 均改为 -8 - 增加新器件支持 SL2S-5E-8M121 - IP Creator 重构了BRAM, ROM, FIFO的I生成 - HqInsight 修正了客户发现的若干问题：设计层次较深时显示问题，代码高亮问题等 - 布局布线 修正了若干回归(regression)问题：如非时序驱动模式下保留了非优化结果。 oooooooooooooooooooooooooooooooooooooooooooooooooooooooooooooooooooo [10/05/2019] V2.6.5 <============================================= - 新器件支持 SL2S-25E-N96 SL2-5E-T256 - 综合 修正了1位地址深度的"RAM"的推断错误 - 器件建模 加严了ClockEnable的建立时间(Setup time)约束 - 布局布线 对于25K器件：优化FMAX ~5%，减少运行时间~10% 根据器件和设计大小自动调整算法适应性 修正了 25K 器件 PLL-> PCLK的自动时钟线分配问题 - 设计管理 增加约束文件管理功能 支持与hqui主界面的工程文件同步 - HqInsigh(调试器) 修正了与UNIX/DOS行结束符相关的显示问题 输出VCD波形文件时增强的错误检查和报告