******************************************************************* * * HqFpga-XIST V2.14.5 发布说明 * ******************************************************************* *更新历史* [07/21/2024] V2.14.5 <============================================ - 器件支持 ★ 新增器件封装支持: SL2E-4V-8E144CI SL2E-4V-8U256CI SL2E-2V-8U256CI SA5T-100-D0-8FA676C 修正Seal器件与外部1.2V VREF相关的问题 Seal 30K 器件IO_TYPE更新 支持LVDS18 禁用小于1.8V的IO_TYPE -- 除了SSTL15 增加Seal器件 LVTTL33D IO_TYPE支持 - 图形用户界面 ★ 增强工程迁移功能，支持用户源文件不在工程目录下的迁移 集成布线热力图显示 增加禁用IO缓冲器插入的选项 - HqInsight (实时片上调试) ★ 支持多个LA(Logic Analyzer)核 ★ 改进用户交互响应的流畅度 ★ 改进大文件支持(特别是EDIF输入) ★ 使用内嵌波形查看器(HqWave) 支持VIO第三方综合回读调试 改进源文件变更检测 增强标注信号设置的保存与加载功能 支持定制的触发位置(预存拍数) 优化触发条件支持 增加选项指定必须预存足够数据才触发(消除X值) 改进界面友好度(字体、颜色等) 修正一系列稳定性及易用性问题，包括： 信号选择、波形显示、颜色设置、进制设置、VLA设置、VIO调试、 编辑器显示、EDIF流程，连续触发、组合触发、 顶层或子模块变更/删除、综合导引(synthesis directive)等 - IP Creator 增加新的IP支持: Seal 50K CM33 IP Seal器件 SED IP FIFO-Generator IP 修正IP输出文件改名相关问题 修正特殊路径名称相关问题 改进异常检测及消息提示 DDRC IP 更新: 增加器件适用检查 改进数据手册及界面框图 增加输出仿真文件选项 DDR3模式相关支持 增加生成状态检查与提示 CORDIC IP: 修正特定模式下输出数据范围错误、 FIFO IP: 修正空满标志相关问题 PLL IP: 增加框图上PHASESEL bus宽度信息提示 GDDR71 IP: 修正LVDS18相关问题 EBR IP: 修正Seal 100K 器件USE_XY_DA/DB 参数值问题 CM3 IP: 修正AHB master配置页说明笔误 FFT IP: 修正数据宽度为18时的相关问题 Filter IP: 更新数据手册中双通道模式下控制与数据的说明 - 下载器 Seal 50K/100K，Sealion 4K器件相关更新 更新Sealion器件DNA信息检测及位校验功能 改进GUI输出消息提示 修正Sealion 4K/7K/12K，Seal 30K/50K器件golden地址相关问题 修正Seal器件EBR初值相关问题 增加Seal 100K A2器件器件支持及DNA检测功能 修正SVF日志文件丢失问题 支持双重启动定制主地址 修正Seal 100K器件bit2bin时EBR数据问题 修正偶发误删比特流文件问题 - RTL综合 修复与复杂有限状态机（FSM）状态最小化相关的问题 减少冗余触发器（FF）移除的运行时间，特别是针对极端情况 增强对ROM推断大小的检查 改进与常量值if分支相关的if语句优化 ★ 改进RAM推断、映射和重定向： 支持单写双读端口，DO不连接 支持使用if/case语句的更复杂编码风格 改进与字节使能相关的分布式PDP RAM推断 支持ROM地址大小减少 修复与单端口RAM、地址寄存器、字节使能相关的问题 改进与ADDR-REG、字节使能相关的SDP RAM推断 增强重定向过程中的错误检查和消息提示 改进大尺寸ROM推断 改进DSP推断、映射和重定向： 增强与乘法器+寄存器、DSP驱动多个ADD/SUB相关的推断/映射 通过支持更多OPMODE增强DSP48重定向 增强与A/BREG模式和C端口连接相关的DSP48重定向 增强属性支持和参数检查 增强对多于一个默认分支的case语句的错误检查 改进当实例名称与连线名称相同时的错误消息提示 修复与函数、任务、多驱动相关的分析器问题 修复与未驱动输入的多路选择器相关的崩溃问题 改进与参数、局部参数和部分选择相关的消息提示 增加对未连接端口的检查 支持实际上是原语的空模块 支持任务中的非阻塞赋值 增强常量触发器移除 增强大型Binary-MUX分区处理 细化异常检查和消息提示 提前检查原语的参数值 改进推断的移位寄存器逻辑的命名 支持在常量函数中进行一维寄存器数组写入 改进常量数组索引处理 修复参数按名称的语法错误导致的异常退出 修复消息文件中的错别字 增强对连接值的属性支持 减少移位寄存器推断的运行时间 减少二进制MUX处理的运行时间 增强数组索引连线处理 增强分析器异常时的调试消息 修复与数组初始化相关的问题 增强MUX优化中的异常处理 改进$readmem语句，用于空的存储器初始化文件 修复表达式优化中的死循环问题 修复与宏相关的交叉探测问题 添加端口重声明和非法定义的检查 移除触发器无用控制引脚 修复有限状态机状态提取和最小化的问题 修复解析加密文件时的长时间运行问题 修复与无端口模块相关的崩溃问题 统一中文和英文的错误消息； 改进与端口声明相关的错误消息提示 - 布局与布线 ★ 增强Seal器件布线的可布线性和拥塞处理，减少约15%的布线运行时间 修复与异常SERDES连接相关的Packing崩溃问题 改进effort-low packing：平衡net/SLICE以避免拥塞 改进Sealion器件SCLK时钟/数据目标(sink)点的布线策略 增强IOLOGIC打包支持IREG和OREG/TREG与反转时钟相位 修复Seal 100K器件SADC布局相关问题 修复与Seal器件ALU24相关的布局问题 改进Seal 30K器件Bank ADC VCCIO的检查 - 比特流生成 修正预加器/乘法器C端相关配置问题 修正Seal 50K器件NCSO/ASDO/MCLK相关配置问题 修正HSTL12D SSTL12D POD12D等IO_TYPE相关问题 支持定制设置Seal器件IO的PGNG配置 调整Seal50K/100K器件LVCMOS33 PGNG配置 增加DCLK频率设置选项 - 器件建模 修复RSTm和CLKn之间Seal DSP单元的时序弧缺失问题 更新DSP CLKm->RSTn相关的时序信息 更新宽EBR支持和时序信息 - 设计接口 添加差分时钟IO检查 修正DMP、ECC_EFB、ISCPU被错误删除问题 对原语的字符串类型参数进行更严格的检查 增强对原语参数的类型/范围有效性检查 资源利用率报告中未使用的资源 支持由第三方工具生成的原语的IS_*_INVERTED参数 改进反相器/缓冲器的混合时钟数据检查 仿真模型更新： DDRCTRL的ModelSim模型 更新EBR模型，用于两个端口都设置成READ_BEFORE_WRITE模式 SERDES_CH/SERDES_COM_E1向用户暴露新的端口： SERDES_CH.QPLLCLK和SERDES_COM_E1.QPLLOUTCLK IO报告：显示封装引脚名称而不是内部PAD位置，用于Seal器件 在报告IOLOGIC资源时包括IREG/OREG/TREG数量 添加IREG/OREG/TREG使用和配对的检查 资源利用率报告中增加PRADD利用率 - 静态时序分析(STA) ★ 支持未约束时钟的分析/报告 修复与大量路径约束相关的崩溃错误 增强clock group约束的有效性检查 [02/18/2024] V2.14.4 <============================================ - 器件支持 [统一]器件命名，主要是对温度等级后缀C, CI和I进行了规范统一 其中几款名称变化较大的器件： SL2-25E-8F324C 更名为 SL2-25E-8U324C (Sealion 25K 324封装) SA5Z-50-D0-7AF484C 更名为 SA5Z-50-D0-7F484C (Seal 50K 484封装) SA5T-100E-8F676C 更名为 A5T-100-D0-8F676CES (Seal 100K 工程样片器件) 【注意】使用上面3个器件的老工程不能被新软件读入，需要重新创建工程 [完善]Sealion 2K器件支持 [更新]Seal 100K器件 DDRCTRL_E1时序参数 [更新]Sealion器件配置IO的缺省PULLMODE - 布局布线 ★ [完善]Seal30K器件布线开关扇出控制保证信号质量 [修正]与DQS/SADC PIO绑定相关问题 [修正]由于DQ被指定到单端IO引起的布局崩溃问题 [修正]Seal100K器件xsSEDFD(由于无输出)被错误优化掉的问题 [支持]Sealion 2K/配置IO复用 [修正]Seal器件长移位寄存器相关崩溃问题 [改进]Seal器件LUT合并功能 [改进]Sealion器件DCM/DCC相关布局 [改进]Seal器件DSP专用连接相关延迟估算 [修正]Seal器件BANK0相关VCCIO问题 [修正]Seal 50K器件PAD PT1 相关绕线问题 [改进]Seal器件的宽比较器拥塞处理 [修正]Seal器件ADC IO_TYPE相关问题修正 [改进]Seal器件gpack处理 [增强]Seal 366K器件SERDES_COM RCALSEL处理 - RTL 综合 [改进]多驱动报警消息 [改进]DSP处理， 修正野指针相关的崩溃问题 [改进]表达式优化与乘法器推断 [修正]与负数非32位宽常量与32位整数混合运算引起的乘法器错误 [增加]进位链相关优化处理 [改进]RAM/ROM/DSP推断及重定向: 改进相关消息提示 改进字节使能处理 改进自读取(形如mem[addr]<=mem[addr])相关的RAM推断 支持RAM32M/64M， 重定向BRAM->EBR时处理冗余WE 支持数据位宽优化 支持简单的跨层次优化 更新分布式RAM初值处理 [改进]比较器实现 [修正]非常规赋值相关的崩溃问题 [改进]DSP推断及映射，修正若干崩溃问题 [修正]重复操作为0相关处理问题 [修正]与function, Z赋值相关的问题，改进相关消息提示 [改进]异常处理，如reg作为array使用，空模块相关的function/task等 - IP Creator [修正]EBR IP相关问题 SP_ROM界面显示与源文件名称不一致 DP_ROM界面显示，开寄存器复位方式可选，不会报警告 EBR_PDP/EBR_DP开字节使能条件修改调整和赛灵思一致 Seal 100Kprod 器件EBR_DP，当数据位宽19-35、地址小于10时IP生成异 DP/PDP EBR 闪退问题, ebr_dp闪退 Sealion, Seal30k/100K器件FIFO 空满标志异常问题 30K FIFO多片划分提示消息问题 FIFO空满标志问题、闪退问题、特定数据位宽间歇性连接问题 [修正]DSP IP MultAddSub SROA及SIGNEDR端口连接问题 [新增]Seal 50K器件 CM33 IP支持 [改进]Seal 30/50K器件 CM3/CM33 IP易用性 [删除]IP列表中不支持的IP [新增]PLL IP自动额外反馈的频率搜索支持 [更新]CORDIC更新, 涉及sincos&sihcosh初始数据、arctan/arctanh 输入端口、平方根范围等 [新增]ADC IP支持 - HqInsight [修正]与没有输入probe端口相关的VIO问题 [改善]打开较大工程启动速度慢问题 [修正]EDIF网表调试特定情况不能标记信号问题 [改进]源文件变动检测处理：自动重新加载工程并保存 [修正]对同一信号使用多个片选时编号及闪退的问题 [修正]触发信号超过10相关的条件编号/名称重复问题 - 比特流生成 [修正]ALL1相关问题 [更新]Seal 366K器件 CRC/SCPU相关处理 [关闭]Seal 30K/22K器件BANKREF PUPD [更新]Sealion 2k, Seal366/126K器件改进ASR/DSR相关功耗 [支持]Seal器件差分IO DQSDOWN上下拉模式 [支持]DONE_EX [更新]PIO弱上拉设置 - 下载器 [改进]30K写efuse AES密钥数据，增加延时 [新增]50K\100K\126K\366K 写efuse AES密钥功能 [解决]100K_MPW文件解析问题 [解决]部分30K 下载AES文件失败，增加C6 00指令 [改进]CPLD下载流程及打印进程信息 [修复]16MB文件无法写入16MBflash问题 [修正]flash下载失败情况，去除打印“flash program done” [增加]126K\366K 加密IV参数输入框 [支持]126K\366K bit文件转bin文件，AES加密等功能 [改进]bit转svf界面去掉器件输入框，改为自动解析 [改进]密码框输入限制为英文字符 [新增]bit转svfEBR数据初始化功能 [新增]bit流下载支持30K\50K\100K\126K\366K EBR数据初始化 [增加]bit文件下载进度显示 [修复]100K_prod版下载报Error问题； [增加]对100K_prod版、100K_mpw版下载，文件与器件作匹配判断 [优化]flash下载时路径文件丢失，进度依然显示flash program done的问题 [添加]SA5T-100-D0-8UA324封装信息并支持下载 [去除]cmd界面无效信息输出 [支持]cmd界面jed文件转化为svf文件 - GUI [修正]大规模设计网表引起的闪退问题 [修正]多顶层模块/无关文件引起的设计层次显示问题 - 时序分析 [修正]与LUT6_2相关的路径终点寄存器名称不提示问题 [修正]与用户约束覆盖软件自动约束相关的问题 [修正]与最小脉冲宽度相关的路径报告功能 [修正]时序分析与报告类型不一致的相关问题 - 设计接口 [增加]对Vivado生成的网表自动进行LUT成组处理 [增加]Seal30k合封器件phycst.ddr命令的-seperated 选项，支持FPGA和DDR-RAM颗粒各自使用独立的VREF [增加]ADC仿真模型 [增加]xsDDRMDQSTRIOUT/ODDRX1DQSB DQSW端口(同SCLK) [支持]Seal器件ILVDS独立使用N输出 [更新]Sealion器件配置IO的缺省上下拉模式 [修正]与JTAG IO相关的IO数目计算问题 [11/06/2023] V2.14.3 <============================================ - [新增]器件/封装支持 SA5T-100-D0-8UA324C SL2-25E-8FA256CI - 布局布线 ★[完善]布线开关扇出控制保证信号完整性 [改进]Seal100K器件布局布线优化程度 [修正]Seal100K器件X2类型设置笔误引起的布线问题 [修正]Seal器件非Clock-IO连接PLL时布局失败问题 [修正]Seal器件MULT9-MULT18混合布局相关的合法化问题 [改进]Seal器件GND/VCC及控制net相关布线问题 [修正]Seal器件PLL输出连接LUT时布线结果偶发多驱动问题 [优化]Seal器件资源占用率 [改进]Seal器件EFB支持 - RTL综合 [改进]阻塞及非阻塞混合赋值情况的检查及报错 [修正]MUX优化中数据与选择来自不同模块引起的问题 [修正]与$clog及黑盒参数相关的符号相关处理问题 [修正]大位宽(>32bit)数值处理相关问题 [支持]综合导引限定生成Block RAM或分布式RAM [支持]门控时钟/生成时钟的自动转换 [改进]寄存器稀疏控制集的处理 [改进]修正寄存器CE/data联合优化中相关处理 [改进]与函数调用范围数据更新登入的常量计算 [改进]元件例化中窄位宽信号扩位处理 [改进]Seal器件的EBR推断及映射 改进带byte-enable的EBR处理 支持带byte-enable的EBR的深度压缩 改进Seal100K器件EBR36支持 改进X7 RAMB->Seal EBR重定向支持 修正与EBR输出寄存相关的问题 改进相关消息调试 [改进]DSP推断及映射 修正加法器->乘法器链操作相关问题 修正乘法器->寄存器合并相关问题 修正有符号/无符号扩展相关问题 修正合法化相关问题 - IP Creator [改进]非英文字符（如中文路径）相关的消息提示问题 [改进]GDDR IP: 修正丢失module名称问题 [改进]EBR IP: 修正深度大于8时分布式ROM出错的问题 修正分布式RAM初始值相关问题 修正Seal器件伪双端口EBR地址连接相关的问题 修正Seal 100K器件ECC连接相关的问题 修正异常实例化名称 [改进]CORDIC IP: 修正浮点数范围相关问题. [改进]PLL IP: 更改频率锁定精度的缺省值，0->2 限定外部反馈模式时频率的上限 [更新]8b10b, CORDIC, FFT 等IP的文档 [改进]除法器IP: 修正loop模式下相关问题 [改进]DSP IP: 修正某些模式下丢失CLK/CE/RST端口的问题 - HqInsight [增加]VIO支持 [修正]空字符串参数相关问题 [修正]采样时钟变更引起的显示异常问题 [修正]标注信号列表相关的闪退问题 [修正]组合触发条件操作时闪退问题 [改进]HqInsight启动顺序 - 比特流生成 [优化]Seal 30K器件下载速度控制 [支持]-sspi -i2c -trans_mode 选项 [强制]对Seal器件bin文件生成启用压缩模式 [修正]FIFO空标志信号相关问题 [支持]SED AUTOFIX功能 - 下载器 [改进]Seal 100K 器件支持 [增加]Seal 50k/100K DNA信息支持 [增加]检测器件时显示封装信息的支持 [增加]burst模式下载时显示状态检测信息 [修正]检测Seal30K器件时异常重置问题 [支持]合并压缩的bin文件 [改进]异常处理及提示 [增加]在下载或转换文件时显示bit/bin/xfb文件信息 [支持]直接把bit文件下载到FLASH中 - 设计接口 [增强]区域时钟约束支持 [增强]Seal器件Bank IO电压兼容性检查 [改进]IO报告 [修正]Seal器件某些类型Distributed RAM等效LUT数的计算错误 [改进]EDIF读入，更好支持第三方工具产生的结果 [06/19/2023] V2.14.2 <============================================ - 器件支持 [新增]器件/封装的支持: SA5T-100-D0-8F676 SA5T-100-D0-8H676 SA5Z-50-D0-8U196 SA5Z-50-D0-8AF484 [更新]Seal 30k/100器件EBR,FIFO IOL,DDRCTRL等单元的时序参数 - 布局布线 ★[增加]布线开关扇出控制保证信号完整性 ★[改进]Seal器件布局布线优化程度 [修正]100K器件ECLK相关布线问题 [改进]Seal器件DLLDEL/DDRDLL布局支持 [改进]Seal器件与PLL和ECLKSYNC相关的走线支持 [修正]Seal器件与门控时钟相关的布线问题 [修正]Seal 100K器件SERDES相关绕线问题 [修正]Seal器件DSP冗余CLK0/1连接引起的绕线问题 [修正]Sealion器件时序目标过于宽松引起的局部布线拥堵问题 - RTL综合 [改进]RAM自动推断与重定向 修正与Seal 100K器件相关的RAM划分问题 支持ByteEnable功能RAM 修正RAM初值合并 改进宽数据模式RAM支持 避免产生冗余悬空连线 支持更复杂控制逻辑(REN/WEN/WE/RE/CE/RS)的RAM推断： [修正]偶发与双向端口相关的组合逻辑优化问题 [修正]与X(don't care)value相关的MUX优化问题 [改进]与空模块、区间选择、混合阻塞及非阻塞复制、锁存器、ROM化简等相关的消息处理 [改进]寄存器CE与数据相关的化简 [修正]处理大规模多路选择器时卡死的问题 [改进]IO寄存器初值相关支持 [改进]大位宽乘法器实现 [修正]带符号乘法相关实现问题 [修正]乘方操作相关实现问题 [增加]初步的SystemVerilog支持 - IP Creator [修正]Seal 100K EBR IPGEG 位宽>=36、ECC端口、32K 单端口ROM等相关问题 [改进]PLL IPGEN 支持： 缺省使用内部反馈、增加用户定制反馈选项、改进信息格式等 [改进]CM3 IPGEN : AHB相关改进，去除容易产生副作用的时钟输入 [修正]导入老版本HqFpga IP引起的相关问题 - HqInsight [新增]VIO支持 [改进]源文件变更提示使之更明显 [修正]若干回归性问题 [修正]关闭-保存时界面卡死问题 [修正]$readmem, $random等系统函数相关问题 [修正]与参数化模块实例化相关的信号丢失问题 [支持]中断FPGA 实现 [修正]与文件同步相关的语法高亮问题 - 位流生成 [减少]较大器件的位流生成时间 [修正]SSTL12/HSTL12相关位流生成问题 [支持]Seal 器件 SADC OT_PAD_ENABLE功能 - 下载器 [新增]命令为bin文件添加填充数据 [支持]以加密方式合并FPGA bit文件与CM3 bin文件 [修正]帮助菜单中点击“更新MCU版本”误弹窗问题 - 图形用户界面 [改进]Chip viewer易用性 [支持]在IO 约束编辑器中对Seal 100K器件选择IPAD/OPAD [修正]IO 约束编辑器中取消位置选择相关问题 [增加]Sealion 5K器件工业等级选项 [修正]多次运行EDIF实现崩溃问题 - 设计接口 [增加]支持Seal器件LUT/FF位置约束 [增加]多种设计合法性检查 Seal器件PLL/延迟单元等primitive的参数合法性 PLL反馈连接 VCCIO 合法性 差分IO合法性 [改进]布局布线后Verilog输出 [修正]时序报告中输出延迟为空问题 [改进]IO位置报告 [02/19/2023] V2.14.1 <============================================ - 器件支持 ★[新增]Seal 50K器件支持(SA5Z-50-D0-8AF484) [更新]Seal 30k/100K器件中EBR/ALU/MULT9/CM3时序参数 [更改]Seal器件缺省IO标准为LVCMOS18（除了30K器件还维持缺省IO标准为LVCMOS25） - RTL 综合 ★[更新]Verilog解析器 改进与字符串，参数，整数，片选，函数/任务，generate语句相关的常量计算 修正与localparam，多行字符串，开放参数绑定，generate语句，向量赋值相关的问题 改进参数绑定，函数输入及reg/wire赋值中的实数类型支持 修正generate语句中误报下标溢出的问题 [新增]对SystemVerilog的初步支持 [改进]有限状态自动机优化并修正若干错误 [新增]支持带Byte-Enable功能的RAM的自动推断 - 布局布线 ★[改进]Sealion器件extra模式布线的布通率 [改进]Seal器件组装时进位链组装处理 [修正]Sealion器件布线时PCLK/SCLK分配相关问题 [修正]Seal器件组装时专有MUX没有LUT连接时崩溃的问题 [修正]Seal器件大扇出连线布线运行时间长问题 [修正]Seal50K/100K MPW器件时钟分配相关问题 [修正]所有LUT输入均为常量时组装卡死问题 [支持]Seal器件X4/X5/X71单端口PIO模式 - HqInsight ★[新增]连续触发支持 [修正]与片选信号相关的显示问题 [修正]错误地允许对块注释中的符号进行标记的问题 - IP Creator [新增]Sealion器件1D滤波器支持 [更新]除法器IP生成 [增加]Sealion器件Generic DDR IP范例文件 [增加]若干IP的文档帮助 [更新]PLL IP生成，支持最低6Mhz的输入时钟 [修正]EBR IP生成中当数据位宽为9或18并且带Byte-enable时的问题 - 设计接口 [增加]SERDES/DDRCTRL资源占用率报告 [改进]错误PLL配置的报警信息 [改进]Seal器件EBR重定向支持 [改进]时钟相关问题(门控时钟及生成时钟)的检查 [更新]EBR/FIFO32仿真模型(与ECC功能相关) [修正]与同步置位相关的BlockRAM的重定向问题 [修正]与port array属性相关EDIF读入崩溃问题 - 下载器 ★[新增]Seal 50K器件下载支持 [支持]针对Seal 100K器件的x2/x4文件转换 [支持]下载带掩码的位流文件 [改进]FLASH ID读取支持 [改进]Sealion 5k/7k器件xfb下载文件路径支持 - 比特流生成 [修正]Seal 100K器件不常见问题 - GUI [增加]更多设置选项 [改进]Seal器件chipview支持 [修正]英文操作系统下的启动问题 [11/05/2022] V2.13.7 <============================================ - 器件支持 [更新]Seal 100K MPW器件支持：时序建模，布线资源以及比特流生成等 [修正]Sealion器件 CLKIO-to-ECLK建模问题 [修正]Sealion合封DDR2器件的时序报告异常问题 - 布局布线 [修正]GUI环境中多次运行相关的偶发布线异常 [修正]Seal器件组装锁存器及移位寄存器的偶发错误 - RTL综合 [修正]Seal器件RAM拆分问题 [改进]逻辑与多路选择器优化，减少运行时间 [改进]Seal器件移位寄存器专用连接处理 [修正]Verilog解析器某些情况误报数组下标越界的问题 [改进]Adaptor相关的资源共享 - HqInsight [支持]一直等待触发功能 [改进]信号搜索的帮助说明 [改进]源文件中有语法错误时的流程处理 [修正]更改采样深度后波形显示异常的问题 [修正]偶发子模块信号作为采样时钟时不工作的问题 - IP Creator [新增]Seal 30K 器件的CM3 IP生成功能 [更新]Aurora 8b10b, CORDIC及FFT IP生成 [修正]PLL IP生成偶发idv=129的问题 [改进]异常检查及提示 [改进]IP的保存/修改功能 - 图形用户界面 [修正]偶发产生超大dump文件的问题 [改进]EDIF子模块文件路径搜索处理 [修正]偶发工程中源文件列表被清空的问题 [移除]不常用且用起来副作用较多的优化选项 [新增]选项指定自动生成时钟的命名风格 [修正]恢复缺省设置的问题 - 静态时序分析(STA) [修正]生成时钟名称中带有"[]"时引起的报告问题 [修正]伪路径处理中与生成时钟相关问题 [修正]在无用元件/管脚上设置时序约束时引起的问题 [修正]非常用时序设置下的FMAX报告问题 - 设计管理器 [修正]多顶层模块相关的设计层次显式问题 - 数据接口 [改进]DSP和BlockRAM相关资源占用率率报告 [更新]Seal器件32K BlockRAM和16K FIFO仿真模型 [08/26/2022] V2.13.6 <============================================ - 器件支持 ★[新增]Seal 100K 器件支持(SA5T-100E-8F676) [新增]支持Seal器件DSP REG2 BYP模式 [改进]Sealion 7K 器件复用IO支持 [修正]Sealion器件T/BECLK1配置相关的的不常见问题， [修正]Sealion 5K器件边角PIO输入延迟配置问题 [移除]Seal器件不支持的LVDS33电平标准 - HqInsight ★[改进]界面为一体化方式 [新增]打开波形设置功能 [修正]与相对路径处理相关的问题 [修正]与参数化模块及顶层采样时钟相关的问题 [修正]编码相关问题 - IP Creator [新增]两个视频处理IP：伽马校正和颜色空间转换 [改进]PLL IP支持自动反馈时钟选择 [修正]16位深度32位宽度FIFO IP生成问题 [修正]PLL IP生成中与xsPLLREFCS相关的问题 [修正]若干IP加密相关问题 - RTL综合 [修正]移位寄存器同时钟检查的问题 [修正]有限状态机优化与次状态逻辑相关的不常见问题 [修正]与$readmem及parameter相关的实例化问题 [修正]下标越界报错时发生的崩溃问题 [修正]ROM初值相关问题 [修正]ROM位宽优化相关问题 [改进]Sealion器件EBR推断支持 [改进]DSP/EBR重定向支持 - 静态时序分析(STA) [修正]CM3自动时钟推断的问题 [新增]布线后自动Slack报告功能 - 布局布线 [修正]Sealion器件时钟布线的不常见问题 - GUI [改进]消息提示刷新 - 其它 [更新]用户手册到v2.4版本 [06/18/2022] V2.13.5 <============================================ - 器件支持 [更改]所有器件名称中的工艺温度等级标识符，从"I"改成“CI” [修正]Seal 30K 器件 SADC支持相关问题 - IP Creator [新增]Sealion器件Aurora 8b/10b IP [新增]Seal器件DDR2控制器IP [新增]Sealion及Seal器件线性反馈移位寄存器(LFSR) IP [更新]1D滤波器并行输入模式抽头寄存选项 [改进]移位寄存器IP支持 [改进]Cordic IP支持 [改进]IP 浏览器增加排序功能 [修正]端口未激活相关显示问题 - RTL 综合 [新增]基于IEEE 1735(V1)标准的Verilog加密解密支持 [改进]primitive参数合法性检查（更严格） [修正]generate语句相关存泄露问题 - 布局布线 [改进]Seal器件进位链相关的物理约束支持 [修正]Seal器件进位链相关的合法化(Legalization)处理 [修正]Seal器件CM3核OUTCLK/MTX_CLK布线相关问题 - 时序分析 [修正]FIFO 空/满标志输出的异步控制时序配置问题 [05/04/2022] V2.13.4 <============================================ - IP Creator ★[新增]Sealion器件CORDIC IP支持 ★[新增]移位寄存器IP支持 [新增]按名称组织IP功能 [改进]GDDR_IP 图形化界面 [改进]滤波器IP高速模式相关参数处理 [修正]Seal器件分布式RAM输入和输出数值高低位调换问题 [修正]Seal器件单端口ROM地址宽度大于14时，初始化数据导入错误的问题， - 下载器 [新增]Seal 100K器件支持 [新增]支持读取DNA信息 [新增]支持MCU APP和IAP程序在线更新 [新增]若干Flash ID [更新]内部Flash延时增加兼容性 - Seal器件支持 [改进]合封DDR RAM VREF约束支持 [修正]Seal器件DQSI输入+IDDR delay相关问题 [修正]DQS/SLICE中若干时序参数中的笔误 [更新]DDRC,CM3,JTAG,EFB,SED,CIBBOOT时序参数 [更新]CM3 PCLK输出时钟自动推断 -HqInsight [修正]中文字符编码相关显示问题 - GUI [修正]RTL 设置相关问题 [修正]空工程设计管理相关问题 [修正]Ubuntu Linux 系统下缺失若干动态链接库库的问题 - RTL综合 [改进]$signed/$unsigned支持 [改进]MUX优化 [修正]不常见MUX卡死问题 [修正]与组合回路相关的表达式优化死循环问题 [更新]Seal器件用于第三方综合工具的primitive接口文件 [03/20/2022] V2.13.3 <============================================ - 器件更新 更新SL2-25E-8U484I封装 SA5Z-30-D2-8U240 更名为 SA5Z-30-D2-8U256 - 布局布线 修正LUT配置字符串的一个不常见问题 Seal器件布线更新 改进PCLK布线 改进RST/CE -> PCLK布线 改进布线布通率 支持用户指定组合逻辑输出连线走SCLK - RTL 综合 改进乘法器吸收寄存器支持 XOR优化更新 把bus信号名称格式从%s(%d)改为%s[%d] 改进数组赋值报错消息处理 - HqInsight 修正Seal EDIF调试流程中与BUFG/LUT1相关的问题 修正与采样时钟相关的约束问题 增加资源估算功能 - IP Creator 增加Generic DDR, GDDR7:1, 分布式RAM/ROM IP支持 修正DSP/UFM用户无法指定module名称问题 修正Sealion 12k/25k PLL CLKI 频率范围问题 更新Seal器件的 1D Filter IP生成 - 静态时序分析 修正FMAX报告的一个笔误 改进路径终点的报告，添加逻辑寄存器管脚名称 - 器件建模 修正SL2-25E-8F324器件TCK管脚建模错误 仿真模型更新：xsALU24SA, xsMULT9SA, xsPREADD9, xsPREADD18, xsPLLSA 更新CM3时序建模