<?xml version="1.0" ?>
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//	support DOCTYPE

<!DOCTYPE messages [
	<! -- i:info e:error w:warning f:fatal -- >
	<!ELEMENT messages ((i|e|w|f)+)>
	<!ELEMENT i (#PCDATA)>
	<!ATTLIST i id CDATA #REQUIRED>
	<!ELEMENT p (#PCDATA)>
	<!ATTLIST p id CDATA #REQUIRED>
	<!ELEMENT e (#PCDATA)>
	<!ATTLIST e id CDATA #REQUIRED>
	<!ELEMENT w (#PCDATA)>
	<!ATTLIST w id CDATA #REQUIRED>
	<!ELEMENT f (#PCDATA)>
	<!ATTLIST f id CDATA #REQUIRED>
]>
-->

<messages>
	<!--  messages related with PLACEMENT general information  -->
    <i id="PHY-001">布局结果最终WNS = %d</i>

    <!--  messages related with constraints processing  -->
	<w id="PHY-CST-001">元件实例 %s 的位置约束被忽略 : 位置不合法或与其它元件实例冲突</w>
	<e id="PHY-CST-001E">IO %s 的管脚约束 %s 非法</e>
	<e id="PHY-CST-001F">%s : %s</e>
	<w id="PHY-CST-002">元件实例 %s 的位置约束被忽略 : 元件实例与位置不匹配</w>
	<w id="PHY-CST-003">元件实例 %s 的位置约束被忽略 : 位置约束只能用于加法链的头节点</w>
	<i id="PHY-CST-004">元件实例 %s 已固定于位置 (%d, %d) </i>
	<w id="PHY-CST-005">端口 %s 的管脚约束被忽略 : 端口悬空</w>
	<w id="PHY-CST-006">端口 %s 的管脚约束被忽略 : 管脚位置 %s 不合法</w>
	<i id="PHY-CST-007">端口 %s 已固定于位置 %s </i>
	<w id="PHY-CST-008">元件实例 %s 的区域约束被忽略 : 未找到区域 %s 的定义</w>
	<w id="PHY-CST-009">元件实例 %s 的区域约束被忽略 : 区域约束仅支持SLICE及BRAM节点</w>
	<w id="PHY-CST-010">端口 %s 的管脚约束被忽略 : 端口 %s 被限定于同一管脚位置 %s</w>
	<w id="PHY-CST-011">元件实例 %s 的位置约束被忽略 : 元件实例 %s 被限定于同一位置 %s</w>
	<e id="PHY-CST-011A">IO %s 和 %s 被指定到同一管脚 %s </e>
	<e id="PHY-CST-011B">元件实例 %s 和 %s 被指定到同一位置 %s </e>
	<w id="PHY-CST-012">元件实例 %s 的区域约束被忽略 : 区域约束仅支持类型为inclusive的区域</w>
	<w id="PHY-CST-013">端口 %s 的管脚约束被忽略 : 普通端口被限定于GCLK管脚位置 %s</w>
	<w id="PHY-CST-014">端口 %s 的管脚约束被忽略 : GCLK端口被限定于普通端口位置 %s</w>
	<i id="PHY-CST-015">元件实例 %s 已固定于 %s</i>
	<i id="PHY-CST-016">元件实例 %s 被用户指定位置 %s</i>
	<i id="PHY-CST-017">设置bank %s vccio：%s</i>
	<e id="PHY-CST-018">Bank %s vccio %s 约束与其它约束冲突</e>
	<e id="PHY-CST-019">不支持的bank %s vccio类型：%s</e>
	<e id="PHY-CST-100">连线类型 %s 对于当前目标器件非法，合法的类型包括: {%s}</e>
	<w id="PHY-CST-101">无法满足元件实例 %s 的区域约束, 已忽略</w>
	<p id="PHY-CST-101A"><![CDATA[        逻辑资源 :%s

]]> </p>
	<e id="PHY-CST-102">元件实例 %s 无法固定, 请用\"phycst.loc.set\" 约束指定位置</e>
	<w id="PHY-CST-020">元件实例 %s 的相对位置约束被忽略: 与器件结构冲突</w>
	<e id="PHY-CST-021">元件实例 %s 所在的相对位置集合与其中的固定元件实例存在冲突</e>
	<w id="PHY-CST-022">相对位置集合 %s 被忽略: 与器件结构冲突</w>
	<e id="PHY-CST-023">元件实例 %s 所在的相对位置集合中有多个元件实例有相同的相对位置</e>
	<e id="PHY-CST-024">如下的链结构互不相容。%s</e>
	<e id="PHY-CST-025">用户已经指定IDELAYCTRL的位置，请把IODELAY %s 的位置也指定好。</e>
	<e id="PHY-CST-030">无法放置元件实例 %s(%s), 请检查相关IO约束 </e>
	<w id="PHY-CST-031">无法防止元件示例 %s(%s), 可能是收到 %s 组的其它元件牵连 </w>
	<e id="PHY-CST-035">元件实例 %s的位置(%s)与元件实例%s的位置(%s)冲突，请检查相关位置约束</e>
	<e id="PHY-CST-040">无法放置元件实例 %s(%s) -- 相关端口%s的管脚约束到%s是非法的</e>
	<w id="PHY-CST-045A">端口 %s 的管脚约束 %s 被更改为 %s</w>
	<e id="PHY-CST-045B">端口 %s 被指定了多个管脚约束：%s, %s</e>

	<e id="PHY-CST-050">无法为元件实例 %s 定位</e>
	<e id="PHY-CST-051">元件实例 %s 位置非法</e>
	<e id="PHY-CST-052">PIO %s 与 %s 处的 IO_TYPE 不兼容 </e>
	<e id="PHY-CST-053">PIO %s 的 IO_TYPE/VCCIO 与所在Bank不兼容</e>
	<e id="PHY-CST-054">元件实例 %s 不能放置在禁用的位置</e>
	<e id="PHY-CST-055">Instance %s has multiple loc assignments: %s, %s</e>

	<e id="PHY-CST-060">端口 %s 的属性设置为VREF_LOAD1, 请提前为 BANK %d 指定VREF PAD</e>
	<e id="PHY-CST-061">端口 %s 的属性设置为VREF_LOAD1, 请指定位置约束</e>
	<e id="PHY-CST-062">IO属性冲突: PIO %s \"%s\" VS \"%s\"</e>
	<e id="PHY-CST-063">DDR2 IO 关闭, 不支持 -vref 参数</e>
	<e id="PHY-CST-064">DDR2 IO 关闭, 不支持 -ratio 参数</e>
	<e id="PHY-CST-065">不支持外部 VREF \"%s\"</e>
	<i id="PHY-CST-066">DDR2 IO 禁用</i>
	<e id="PHY-CST-067">不能从 %s 提取VCCIO信息</e>
	<e id="PHY-CST-068">DDR2 IO 关闭, 不支持 -external 参数</e>
	<e id="PHY-CST-069">DDR2 IO 关闭, 不支持 -internal 参数</e>
	<e id="PHY-CST-070">VREF 设置只能 external 和 internal 二选一</e>
	<e id="PHY-CST-071">PIO %s 有 IOLOGIC 连接, 不能放在 CONFIG PAD位置</e>
	<i id="PHY-CST-072">Port %s 被指派到 CONFIG PAD %s</i>
	<w id="PHY-CST-073">总数 %d 个管脚中 %d 个管脚没有位置约束。有关详细信息，请参阅%s</w>
	<w id="PHY-CST-074">管脚 %s 没有位置约束</w>
	<e id="PHY-CST-075">端口 %s : 既没有指定位置也没有指定属性，请至少指定一种约束</e>
	<e id="PHY-CST-076">元件实例 %s 已经有 REGION 约束</e>
	<e id="PHY-CST-080">%s 不是合法位置，例如 RxCy</e>
	<e id="PHY-CST-081">参数 -add 和 -factor 不能出现在同一命令中</e>
	<e id="PHY-CST-082">Delay factor 尚未支持</e>
	<i id="PHY-CST-083">清除所有Device Delay Adjust 参数</i>
	<e id="PHY-CST-084">未知 ATTR %s</e>
    <e id="PHY-CST-085">LOC %s does not support EBR with INIT value, please correct 'phycst.loc.set' for Instance %s</e>
	<i id="PHY-CST-086">PAD %s belongs to BANK_ADC, change bank info</i>
	<w id="PHY-CST-087">Net %s is Primary NET, it does not support phycst.net.set command</w>

    <e id="PHY-CHK-001">指定的规格不在支持列表内。</e>
	<e id="PHY-CHK-002">指定的封装不在支持列表内。</e>
    <w id="PHY-CHK-003">IOB（%s）未能找到对应的差分模块。</w>
	<e id="PHY-CHK-004">端口 %s 与非IOB单元相连，布局前需要插入IOB</e>
    <w id="PHY-CHK-005">IO %s 与Bank的VCCIO不匹配，请检查管脚约束</w>
    <w id="PHY-CHK-006">IO %s 与Bank的VREF不匹配，请检查管脚约束</w>
    <e id="PHY-CHK-007">元件实例 %s 需要电压 %s 与Bank %d (%s)不匹配</e>
    <e id="PHY-CHK-008">DQS冲突，请检查(%s) %s %s的DQS约束</e>
    <e id="PHY-CHK-009">ECLK冲突，请检查 %s 与 %s 的ECLK链接</e>
    <e id="PHY-CHK-010">未找到位置 %s 布局元件 %s</e>
    <e id="PHY-CHK-011">元件实例 %s(%s) 在单元组 %s 中需要不同的VCCIO</e>
    <e id="PHY-CHK-012">%s 超出容量</e>
    <e id="PHY-CHK-013">非法链接，%s %s 被多个PRADD驱动</e>
    <e id="PHY-CHK-014">%s.</e>
    <e id="PHY-CHK-015">DQ组合分布在不同的子组中。请检查以下IO的位置约束：%s</e>
    <e id="PHY-CHK-016">%s %s 与 NET %s 约束重合，请检查UPC文件</e>
	<e id="PHY-CHK-017">元件实例 %s(%s:%s) 与元件实例 %s(%s:%s) 非法链接</e>
    <e id="PHY-CHK-018">连线 %s 无法绕通, 请检查</e>
    <e id="PHY-CHK-019">冲突的连线 : \n%s</e>
    <e id="PHY-CHK-020">元件实例的位置 %s(%s:%s) 与 %s(%s:%s) 相冲突</e>
	<w id="PHY-CHK-021">IO %s(%s) 与Bank的IOTYPE不匹配，请检查管脚约束</w>
	<e id="PHY-CHK-022">两个IO的PAD管脚连线 %s 错误</e>
	<e id="PHY-CHK-023">只有 PLL's CLKOP 可以驱动 CM3's PLL_OUT, %s::%s 不行</e>
	<e id="PHY-CHK-024">端口 %s 没有连接PAD</e>
	<e id="PHY-CHK-025">连线 %s 只能是 PIO 和 IOLOGIC之间的专用连线</e>
	<w id="PHY-CHK-026">Bank %d 只放置了输入端口，请指定等同于VCCIO的IO_TYPE</w>
    <w id="PHY-CHK-027">ECLKSYNC %s 的 ECLKI 与电源/地相连，断开连接</w>
	<e id="PHY-CHK-028">SERDES_COM %s::%s 需要被 IBUFDS 驱动</e>
	<e id="PHY-CHK-029">PIO %s 被用作CLOCK, PIO %s 不能放在差分对的N-side</e>
	<e id="PHY-CHK-030">PIO %s 被用作CLOCK, 必须放在差分对的P-side</e>
    <w id="PHY-CHK-031">SERDES PIO %s 需要添加用户约束"</w>
    <w id="PHY-CHK-032">不能推断 SERDES PIO 的位置</w>
    <w id="PHY-CHK-033"></w>
	<e id="PHY-CHK-034">COM %s 没有布局成功，流程失败</e>
	<e id="PHY-CHK-035">PAD %s 可能驱动多个 SERDES_CH</e>

    <i id="PHY-CLK-001">时钟分配开始。。。</i>
    <i id="PHY-CLK-002">时钟分配完成。</i>
    <i id="PHY-CLK-003">创建时钟区域 (%d, %d, %d, %d)。</i>
    <i id="PHY-CLK-004">发现 GBUF %s </i>
    <i id="PHY-CLK-005">发现 RBUF %s</i>
    <i id="PHY-CLK-006">发现 BUFIO %s</i>
    <i id="PHY-CLK-007"> 迭代 %d</i>
    <e id="PHY-CLK-008">未找到合理的时钟分配方案，请手工添加约束。</e>
    <i id="PHY-CLK-009">%s 时钟分布：</i>
    <w id="PHY-CLK-010">PAD %s 连接时钟网络, 但没有被放置到 CLKPAD</w>
    <i id="PHY-CLK-011">CE/SR NET max fanout = %d</i>
    <i id="PHY-CLK-012">可以通过 'set pl.cesr.fanout [int]' 指定此阈值</i>
    <i id="PHY-CLK-013">发现 SR/CE 连线, 扇出 = %d,  将其加为 PCLK %s 的候选</i>
    <e id="PHY-CLK-014">%s %s 放在 %s 位置, 不能驱动 %s</e>
    <e id="PHY-CLK-015">时钟元件布局失败，请检查 the IO/ECLK/PLL 约束</e>
    <e id="PHY-CLK-016">ECLKSYNC %s 不能放在 BANK %d, 每个BANK只有 4 个ECLKSYNC 资源</e>
    <i id="PHY-CLK-017">Bank %d needs ECLKSYNC (%s)</i>
	<e id="PHY-CLK-018">DDRDEL %s 无法找到合适的位置，与之相关的PIO %s。 只有CLKPAD可以驱动DDRDEL PIO</e>
	<e id="PHY-CLK-019">无法满足用户的物理约束</e>
	<e id="PHY-CLK-020">PIO %s 由于涉及IO_TYPE问题，不能放在 %s</e>
    <w id="PHY-CLK-021">ECLKSYNC %s 被非专用连接驱动，推荐使用如下专用连接</w>
	<e id="PHY-CLK-022">(%s) ECLKSYNC %s 不能跨BANK边界，例如 %s</e>
    <w id="PHY-CLK-023">ECLKSYNC %s 驱动 CLKFB 的连接不是专用连线.</w>
    <w id="PHY-CLK-024">Clock %s may meet imbalance issue.</w>

	<!--  messages related with Placer  -->
	<i id="PHY-PLA-000">布局模式：%s</i>
	<i id="PHY-PLA-001">开始布局(placement)</i>
	<i id="PHY-PLA-002">完成布局</i>
	<e id="PHY-PLA-003">设计未装入</e>
	<e id="PHY-PLA-004">类型为 %s 的元件个数超出器件容量: 元件个数：%lu, 器件容量：%lu</e>
	<i id="PHY-PLA-005">估测线网总长度: %*.2f, 估测最坏线网时间余量(WNS): %*.2f</i>
	<e id="PHY-PLA-006">不能为%s "%s"找到合法的初始位置</e>
	<i id="PHY-PLA-007">估测线网总长度: %*.2f</i>
	<e id="PHY-PLA-008">全局时钟分配失败</e>
	<w id="PHY-PLA-009">DIFFM节点 %s 没有对应的DIFFS节点</w>
	<w id="PHY-PLA-010">差分IO %s 被固定在不合法的位置</w>
	<e id="PHY-PLA-011">处理差分IO时遇到错误</e>
	<w id="PHY-PLA-012">节点 %s 没有位置信息</w>
	<w id="PHY-PLA-013">不能满足相对位置约束，取消 RLOCSET %s</w>
	<i id="PHY-PLA-014">最佳可实现 WNS = %g</i>
	<i id="PHY-PLA-015">S-Ratio = %g (%d / %d)</i>
	<i id="PHY-PLA-016">识别 CE/SR 连线</i>
	<i id="PHY-PLA-017">完成初始布局</i>
	<i id="PHY-PLA-018">将 CLOCK 连线 %s 升级为 PCLK</i>
	<i id="PHY-PLA-100">布局模式: 无时序约束</i>
	<i id="PHY-PLA-101">布局模式: 忽略时序约束</i>
	<i id="PHY-PLA-102">布局模式: 时序优化</i>
	<i id="PHY-PLA-103">    时序优化强度: 低</i>
	<i id="PHY-PLA-104">    时序优化强度: 标准</i>
	<i id="PHY-PLA-105">    时序优化强度: 高</i>
	<i id="PHY-PLA-106">    布线优化强度: 低</i>
	<i id="PHY-PLA-107">    布线优化强度: 标准</i>
	<i id="PHY-PLA-108">    布线优化强度: 高</i>
	<e id="PHY-PLA-109">设计中含有不支持的单元(%s), 退出 </e>
	<i id="PHY-PLA-110">线网效用: %.2f</i>
	<i id="PHY-PLA-111">用户设置布局种子值为: %d </i>
	<i id="PHY-PLA-120">布局第%d阶段(总共%d阶段) (签名=%g,%d,%d)</i>
	<i id="PHY-PLA-121">布局第%d阶段(总共%d阶段)</i>
	<i id="PHY-PLA-122">预布局阶段</i>
	<i id="PHY-PLA-125">进度 %3.f%%, WL = %6.f, WNS = %6.f</i>
	<i id="PHY-PLA-125W">进度 %3.f%%, 阶段造价 = %.f</i>
	<i id="PHY-PLA-126">进度 %3.f%%</i>
	<i id="PHY-PLA-130">设置延迟系数: %g </i>
	<i id="PHY-PLA-130B">重置延迟系数</i>
	<i id="PHY-PLA-135">将连线 %s (扇出=%d) 升级为SCLK</i>
	<w id="PHY-PLA-245">连线 %s 驱动的元件可能无法优化布局。原因: 混合时钟数据连接</w>
	<e id="PHY-PLA-300">器件 %s 不支持时钟区域</e>
	<e id="PHY-PLA-301">PIO %s 自动布局失败，请手工指定其位置</e>

	<!--      messages related with XIST Placer  -->
	<e id="PHY-PLA-601">无法确定DQSDLL %s的位置 : DQSDLL驱动的IOL要么放在左上角，要么放在右下角(而不是都能放) </e>
	<e id="PHY-PLA-605">%s(%s)被指定的位置%s非法(很可能源自用户约束)</e>
	<e id="PHY-PLA-610">两个元件实例 %s 和 %s 被指定到同一位置 %s 上</e>
	<e id="PHY-PLA-612">两个端口 %s 和 %s 被指定到同一位置 %s 上</e>
	<e id="PHY-PLA-615">无法根据IO位置确定%s %s的位置 </e>
	<e id="PHY-PLA-625">驱动%s@%s(%s)的clock IO 没有位置</e>
	<e id="PHY-PLA-635">无法确定ECLKSYNC %s的位置 : ECLKSYNC驱动的IOL要么放在上部，要么放在下部(而不是都能放)</e>
	<e id="PHY-PLA-640">没有可用位置放置 %s(%s) </e>
	<e id="PHY-PLA-645">无法自动推断或随机指定 %s(CLKDIV)的位置</e>
	<w id="PHY-PLA-645A">鉴于%s(CLKDIV)的使用非常规，将其随机放置于%s</w>
	<e id="PHY-PLA-650">用户IO数(%d)超过可用IO数(%d) </e>
	<e id="PHY-PLA-655">JTAG %s 没有位置 </e>
	<e id="PHY-PLA-660">JTAG 引脚 %s 未连接</e>
	<e id="PHY-PLA-661">JTAG IO %s 与Bank的VCCIO不匹配</e>
	<e id="PHY-PLA-665">%s 资源溢出 -- 设计中有 %lu 个需要布局，而器件中只有 %lu 个</e>
	<e id="PHY-PLA-670">对 %s(%s) 进行初始布局时失败</e>
	<e id="PHY-PLA-675">对以 %s(%s) 为起点的单元组进行初始布局时失败</e>
	<e id="PHY-PLA-680">单元 %s(%s) 没有位置信息</e>
	<e id="PHY-PLA-681">元件实例 %s 位置 %s 错误</e>
	<e id="PHY-PLA-682">元件实例 %s 未被布局</e>
	<e id="PHY-PLA-683">元件实例 %s 与 %s 位置冲突：%s</e>
	<e id="PHY-PLA-684">元件实例 %s 必须有 BANKID 属性</e>
	<e id="PHY-PLA-685">元件实例 %s 与 %s BANKID 相同</e>
	<i id="PHY-PLA-686">复制 %s: %s%s</i>
	<i id="PHY-PLA-687">Identified SLICE->PLL.CLKI path, %s => %s</i>
	<i id="PHY-PLA-688">发现PLL.RST net %s, 将其驱动源放置在 %s</i>
	<i id="PHY-PLA-688-A">发现PLL.RST net %s, 其驱动源已固定于 %s</i>
	<w id="PHY-PLA-688-B">发现PLL.RST net %s, 无法设置其驱动源 %s 的位置(由于有进位链干扰)</w>
	<w id="PHY-PLA-688-C">PLL %s 没有专用的复位驱动源</w>
	<i id="PHY-PLA-689">Promote Net %s to PCLK</i>

	<!--  messages related with SA engine  -->
	<p id="PHY-SA-001">.</p>
	<e id="PHY-SA-002">未找到合法的初始布局</e>
	<!--  messages related with Netlist  -->
	<e id="PHY-NL-001">线网 %s 有不合法的MUX链接</e>
	<e id="PHY-NL-002">线网 %s 有不合法的BXOUT链接</e>
	<e id="PHY-NL-003">线网 %s 有不合法的BYOUT链接</e>
	<e id="PHY-NL-004">线网 %s 有不合放的BYINVOUT链接</e>
	<e id="PHY-NL-005">线网 %s 有不合法的DIG链接</e>
	<e id="PHY-NL-006">节点 %s 有特殊链接（排除 %s）</e>
	<i id="PHY-NL-007">加法链在节点 %s 处断开</i>
	<i id="PHY-NL-008">移位寄存器链在节点 %s 处断开</i>
	<w id="PHY-NL-009">移位寄存器链（%s）的长度大于128比特</w>
	<e id="PHY-NL-010">处理如下节点的MUX链接时发生错误：%s</e>
	<e id="PHY-NL-011">处理如下节点的SHIFT链接时发生错误：%s</e>
	<e id="PHY-NL-012">处理如下节点的CLB结构时发生错误：%s</e>
	<i id="PHY-NL-013">未找到 DPRAM %s 相应的SLICE。</i>
	<i id="PHY-NL-014">发现DPRAM组合 (%s, %s)</i>
	<e id="PHY-NL-015">Cell %s belongs to multiple chain, ignore the later one.</e>

	<e id="PHY-CHK-001">位置 [%s] 上放置了多个单元:</e>

	<!--  messages related with EXTCELL  -->
	<e id="PHY-EC-001">不能将端口 %s 指定到管脚 %s, 该管脚不能被用户指定</e>

	<!--  messages related with AP  -->
	<i id="PHY-AP-001">开始解析式布局</i>
	<e id="PHY-AP-006">发现布局失败单元 %s</e>
	<e id="PHY-AP-007">发现布局位置不匹配单元 %s</e>
  <i id="PHY-AP-008">由解析布局得到的最佳 HPWL 是 %d</i>

  <!--  messages related with Drc  -->
	<e id="PHY-DRC-001">PIO（%s）驱动 DQS，但其位置（%s）无此能力，请检查该 PIO 的位置约束</e>
	<e id="PHY-DRC-002">DQ（%s） 组合分布在不同的子组中。请检查以下 IO 的位置约束：%s</e>
	<e id="PHY-DRC-003">PIO（%s）和差分IO（%s）位置重叠了，差分IO需要占用一对 PIO 的位置（P-side 和 N-side）</e>
	<e id="PHY-DRC-004">PIO（%s）的 VCCIO（%s V）与 BANK（%d）的 VCCIO（%s V）不匹配，请检查它的约束</e>
	<w id="PHY-DRC-004A">PIO（%s）的 VCCIO（%s V）与 BANK（%d）的 VCCIO（%s V）不匹配，请检查它的约束</w>
	<e id="PHY-DRC-005">PIO（%s）的 IOTYPE（%s）与 BANK（%d）的 IOTYPE（%s）不匹配，请检查它的约束</e>
	<e id="PHY-DRC-006">Bank(%d) 中的 ECLKSYNC 超出限制了（当前为 %d 个, 上限为 %d 个), 请检查：%s</e>
	<e id="PHY-DRC-007">ECLKSYNC（%s）没有与元件实例（%s）的连线，请检查</e>
	<w id="PHY-DRC-008">ECLKSYNC(%s) 不是由专用连接驱动</w>
	<e id="PHY-DRC-009">没有 ECLKSYNC 能驱动下列 PIO（%s），因为它们跨越了多个 BANK（%s）</e>
	<w id="PHY-DRC-010">ECLKSYNC (%s) 直接驱动了 CLKBRANCH (%s). 不建议使用 ECLKSYNC 驱动 CLKBRANCH</w>
	<w id="PHY-DRC-011">PIO（%s）的差分模式与 BANK（%d）中的下列 PIO 不相同：%s</w>
	<w id="PHY-DRC-012">PIO（%s）的 %s 寄存器缺失</w>
	<e id="PHY-DRC-013">DRC检查失败</e>
	<p id="PHY-DRC-999">%s</p>
	<i id="PHY-DRC-100">运行设计规则检查(DRC)..</i>
	<i id="PHY-DRC-105A">-- 当前器件不支持此功能，跳过检查</i>
	<i id="PHY-DRC-110">完成DRC检查</i>

<!--  messages related with Packed Dsp  -->
	<e id="PHY-DSP-001">下列被打包的 DSP 实例的 %s 属性有冲突，请检查: %s</e>
	<w id="PHY-DSP-002">通过实例 %s 的约束无法找到合适的 ALU 的位置</w>
	<i id="PHY-DSP-003">线网 %s 尝试连接端口 %s, 该端口已被其他线网占用: %s</i>
	<e id="PHY-DSP-004">要布局 DSP 的位置（r:%d, c:%d, idx:%d）为非法位置</e>

	<!--  messages related with Slice transform  -->
	<e id="PHY-SLT-001">配置 %s 冲突: %s, %s</e>
	<e id="PHY-SLT-002">非预期的 SEAL 配置 %s: %s</e>
	<e id="PHY-SLT-003">非预期的 SHARK 配置 %s</e>
	<e id="PHY-SLT-004">解析实例 %s 配置失败</e>
	<w id="PHY-SLT-005">引脚 %s 在 Cell %s 中找不到</w>
	<e id="PHY-SLT-006">引脚 %s::%s 已连接其他连线</e>
	<w id="PHY-SLT-007">实例 %s 没有 SLOC 信息</w>
	<e id="PHY-SLT-008">SLICEM 转换到错误的 Cell %s</e>
	<e id="PHY-SLT-009">SLICEM 位置需要是在 top 上</e>
	<e id="PHY-SLT-010">当前不支持两个 SLICEM 的合并</e>
</messages>
