<?xml version="1.0" encoding="UTF-8"?>
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//	support DOCTYPE

<!DOCTYPE messages [
	<! -- i:info e:error w:warning f:fatal -- >
	<!ELEMENT messages ((i|e|w|f)+)>
	<!ELEMENT i (#PCDATA)>
	<!ATTLIST i id CDATA #REQUIRED>
	<!ELEMENT p (#PCDATA)>
	<!ATTLIST p id CDATA #REQUIRED>
	<!ELEMENT e (#PCDATA)>
	<!ATTLIST e id CDATA #REQUIRED>
	<!ELEMENT w (#PCDATA)>
	<!ATTLIST w id CDATA #REQUIRED>
	<!ELEMENT f (#PCDATA)>
	<!ATTLIST f id CDATA #REQUIRED>
]>
-->

<messages>
	<!-- commen netlist related messages -->
	<i id="UMAP-1">已将%d个查找表(LUT)元件实例转换成工艺无关逻辑(基于LUT掩模"%s") </i>
	<i id="NLRD-1">为读入网表准备器件相关信息...</i>

	<e id="NLRD000">%s(%d) : 错误 -- %s </e>
	<e id="NLFM001">无法确定网表文件的格式，请用-format参数指定网表格式 </e>
	<e id="NLFM901">参数-top只有当网表文件格式为Verilog才有效，这里被忽略 </e>

	<w id="NLWR000">顶层设计单元未知, 无可输出 </w>

	<!-- object handling messages -->
	<e id="UOBJ000">对象指针 %s 为空或非法</e>
	<e id="UOBJ001">对象类型 "%s" 非法(相对其属主对象的类型"%s")</e>
	<e id="UOBJ002">根据命令上下文，属主对象类型应为NVIEW对象 </e>
	<e id="UOBJ003">根据命令上下文，类型为"%s"的属主对象非法 </e>

    <!-- guide related message -->
    <e id="GD000">非法对象 </e>
    <e id="GD001">顶层设计单元尚未设置 </e>
    <w id="GD002">至少制定一个操作 </w>
    <w id="GD003">用户设置引导前，非叶子节点需要做uniquify </w>
    <e id="GD010">只有节点或者互连线，才可以被设置为"dont_touch" </e>
    <e id="GD011">只有整个设计、非叶子节点可以被设置为"keep_hier" </e>
    <e id="GD012">只有整个设计、非叶子节点，以及寄存器节点可以被设置为"dont_retime" </e>
    <e id="GD013">只有整个设计或者节点可以被设置为"dont_dup" </e>
    <e id="GD014">只有整个设计、非叶子节点，以及寄存器节点可以被设置为"dont_dup_ff" </e>
    <e id="GD015">只有整个设计、非叶子节点，以及寄存器节点可以被设置为"dont_merge_ff" </e>
    <e id="GD016">目标引脚/端口必须是input/inout类型的主端口，或者是叶子节点的output/inout类型的引脚 </e>
    <e id="GD017">只能对整个设计、非叶子节点、引脚或者连线设置扇出限制(fanout_limit)</e>
    <e id="GD018">扇出限制数值应大于一 </e>

    <!-- flow related message -->
	<i id="FLOW100">网表清理(nl.clean) 开始 ...</i>
	<i id="FLOW101">网表清理(nl.clean) 结束</i>
	<i id="FLOW102">共有 %d 个节点被 nl.clean 删除</i>
	<i id="FLOW110">网表整理(nl.sweep) 开始 ...</i>
	<i id="FLOW111">网表整理(nl.sweep) 结束</i>
	<i id="FLOW112">共有 %d 个节点被 nl.sweep 删除</i>

	<!-- XDL reader messages -->
	<i id="XDLR-0">读取XDL文件 %s ...</i>
	<i id="XDLR-1">XDL文件读入成功 </i>
	<i id="XDLW-0">XDL文件输出成功 </i>
	<i id="XDLW-1">输出XDL文件 %s ...</i>
	<i id="XDLG-0">布线预处理GND/VCC连线 ...</i>
	<i id="XDLG-1">生成%d条GND连线(驱动引脚数:%d), 生成%d条VCC连线(驱动引脚数:%d)</i>
	<i id="XDLG-2">GND/VCC连线处理完成 </i>

	<e id="XDLR001">%s(%d): Cfg 字符串格式未预料到 : \n %s</e>
	<e id="XDLR002">%s(%d): Cfg 行字符串格式未预料到 : \n %s</e>
	<e id="XDLR003">%s(%d): Cfg 行字符串中BUS_INFO格式未预料到 : \n %s</e>
	<e id="XDLR004">%s(%d): 端口方向格式[%s]未预料到, Cfg行字符串: \n %s</e>
	<e id="XDLR005">%s(%d): 端口总线格式[%s]未预料到, Cfg行字符串: \n %s</e>
	<e id="XDLR006">%s(%d): inst %s 先前已定义 </e>
	<e id="XDLR007">%s(%d): 未预料到的site_def[%s]</e>
	<e id="XDLR008">%s(%d): inst %s 先前未定义 </e>
	<e id="XDLR009">%s(%d): 未能在inst %s 上找到引脚 %s</e>
	<e id="XDLR010">%s(%d): 未能上找到端口 %s</e>
	<w id="XDLR011">%s(%d): "cfg" 串为空 </w>
	<e id="XDLW300">输出XDL文件失败 </e>
	<e id="XDLW301">网表检查错误: 未在网表中发现IOB </e>
	<e id="XDLG000">无空闲资源实现 %s </e>

	<!-- XPN related messages -->
	<i id="NCLR-0">读取XPN文件 %s ...</i>
	<i id="NCLR-1">XPN文件读入成功 </i>
	<i id="XPNR-5">==&gt; 根据XPN文件中的信息设置目标器件 </i>
	<i id="NCLW-0">XPN文件输出成功 </i>
	<i id="NCLW-1">输出XPN文件 %s ...</i>
	<e id="NCLR006">%s(%d): inst %s 先前已定义 </e>
	<e id="NCLR007">%s(%d): 未预料到的cellmodel-name [%s]</e>
	<e id="NCLR008">%s(%d): 信号 %s 引用了未定义的comp %s</e>
 	<e id="NCLR009">%s(%d): 信号 %s 引用了未定义的引脚 %s@%s</e>
	<e id="XPNR010">无法从XPN文件中获取完整器件信息: architecture=%s, device=%s, package=%s, performance=%s</e>
 	<w id="NCLR100">%s(%d): 信号 %s 引用了先前定义过的引脚 %s@%s</w>
 	<w id="NCLR105">%s(%d): 信号 %s 没有驱动</w>
 	<w id="NCLR110">%s(%d): 信号 %s 已定义</w>
	<e id="NCLW100">输出XPN文件失败 </e>

	<!-- BookShelf related messages -->
	<i id="BSR-0">读入BS文件 %s ...</i>
	<i id="BSR-1">BS文件 %s 读入成功</i>
	<e id="BSR001">BookShelf读入器不支持厂商 %s, 仅支持XILINX!</e>
	<e id="BSR002">创建库失败!</e>
	<e id="BSR003">读文件 %s 失败!</e>
	<e id="BSR004">单元 %s 在库 %s 中找不到!</e>

	<!-- Edif reader messages -->
	<i id="EDIR-0">读取EDIF文件 %s ...</i>
	<i id="EDIR-2">    添加文件 %s 到待读取列表中 </i>
	<i id="EDIR-1">EDIF文件读入成功 </i>
	<i id="BIND-1">将网表关联到预定义库 ... </i>
	<w id="BIND301">忽略初值 %s，相关元件 %s (目标器件不支持) </w>

	<e id="EDFR001">EDIF文件 %s 读入后没有发现顶层单元 </e>
	<e id="EDFR002">无法找到单元%s</e>
	<e id="EDFR003">无法找到库%s</e>
	<e id="EDFR004">视图 % 已经在单元 %s 中定义 </e>
	<e id="EDFR005">此版本不支持多维数组 </e>
	<e id="EDFR006">无法找到端口 %s</e>
	<e id="EDFR007">不期望的语法 </e>
	<e id="EDFR008">无法找到元件 %s</e>
	<e id="EDFR009">元件 %s 在视图 %s 中重复定义 </e>
	<e id="EDFR010">视图 %s 未在单元 %s 中定义 </e>
	<e id="EDFR300">读取EDIF失败 </e>

	<w id="EDFR901">当前设计内容非空, 请指定参数"-overwrite"以覆盖当前设计 </w>
	<w id="EDFR902">在读入网表时要用-family参数指定目标器件族, 或者先用"dv.setup"命令设定目标器件</w>
	<w id="EDFR903">覆盖单元(cell) %s(之前已存在于库%s中)</w>

    <!-- Edif writer messages -->
	<i id="EDIW-0">导出EDIF文件 %s ...</i>
	<i id="EDIW-1">EDIF文件导出成功 </i>
	<e id="EDFW900">导出网表前要用-family参数指定目标器件族, 或者先用"dv.setup"命令设定目标器件</e>
	<e id="EDFW001">没有发现顶层单元 </e>
	<e id="EDFW002">导出网表前请先uniquify设计 </e>
	<e id="EDFW003">无法打开文件 %s ...</e>
	<e id="EDFW100">EDIF文件导出失败</e>

	<!-- SDF writer messages -->
	<i id="SDFW-0">输出SDF文件 %s ...</i>
	<i id="SDFW-1">SDF输出成功 </i>

	<!-- Verilog writer messages -->
	<i id="VLGW-0">输出Verilog文件 %s ...</i>
	<i id="VLGW-1">Verilog输出成功 </i>
	<e id="VLGW300">输出Verilog文件失败 </e>

	<!-- Verilog reader messages -->
	<i id="NVLM-0">    读取模块 %s ...</i>
	<i id="NVLM-1">发现多个顶层模块 : %s </i>

	<e id="NVLR001">%s(%d): 模块 %s 先前已定义 </e>
	<e id="NVLR002">%s(%d): 元件例示 %s 先前已定义 </e>
	<e id="NVLR003">%s(%d): 未能在模块 %s 上找到端口 %s</e>
	<e id="NVLR004">%s(%d): 端口 %s 先前已声明 </e>
	<e id="NVLR005">%s(%d): 端口 %s 先前未声明 </e>
	<e id="NVLR006">%s(%d): 连线 %s 先前已定义 </e>
	<e id="NVLR007">%s(%d): 连线 %s 与同名端口的范围定义不同 </e>
	<e id="NVLR008">%s(%d): 标示符 %s 未定义 </e>
	<e id="NVLR009">%s(%d): 片范围 [%d:%d] 与 %s 的定义不符 </e>
	<e id="NVLR010">%s(%d): 下标 [%d] 超出 %s 的定义范围 </e>
	<e id="NVLR011">%s(%d): 赋值语句左右两边位宽不匹配 </e>
	<e id="NVLR012">%s(%d): 不能对常数进行赋值 </e>
	<e id="NVLR013">%s(%d): 模块 %s 未定义 </e>
	<e id="NVLR014">%s(%d): 端口数与连接数不匹配 </e>
	<e id="NVLR015">%s(%d): 无法找到元件例示(instance) %s </e>
	<e id="NVLR016">%s(%d): 在三态赋值中左手端(LHS)表达式错误 </e>
	<e id="NVLR017">%s(%d): 在三态赋值中右手端(RHS)表达式错误 </e>
	<e id="NVLR018">%s(%d): 在三态赋值中条件表达式错误 </e>
	<e id="NVLR019">%s(%d): 模块 %s, 端口 %s 未定义</e>	
	<e id="NVLR300">读取Verilog网表失败 </e>

	<w id="NVLR901">%s(%d): 元件%s 的%d位引脚 %s 的没有完全连接 </w>
	<w id="NVLR902">%s(%d): 门没有输出，忽略此语句 </w>
	<w id="NVLR903">%s(%d): 无法找到模块 %s 的定义, 将其视为黑盒 (blackbox) </w>
	<w id="NVLR904">无法找到模块 %s 的定义, 将其视为黑盒 (blackbox) </w>
	<w id="NVLR600">无法找到名为%s的模块 </w>
	<w id="NVLR601">库 %s 内容为空, 无可输出 </w>
	<w id="NVLR603">覆盖模块(cell) %s(之前已存在于库%s中)</w>

	<i id="NVLR-0">读取网表Verilog文件 %s ...</i>
	<i id="NVLR-1">Verilog文件读入成功 </i>

	<!-- Spectre writer messages -->
	<i id="SPCW-0">输出Spectre文件 %s ...</i>
	<i id="SPCW-1">Spectre输出成功</i>
	<e id="SPCW300">输出Spectre文件失败</e>

	<!-- Legalization messages -->
	<i id="LGLZ000">开始网表校正</i>
	<i id="LGLZ001">完成网表校正</i>
	<e id="LGLZ002">管脚%s（属于元件%s）被占用，网表校正流程失败</e>
	<i id="LGLZ003">校正进位链 : 将管脚%s的信号迁移到管脚%s</i>
	<i id="LGLZ004">处理VCC/GND线网 : 将%d个查找表用于实现VCC/GND</i>
	<i id="LGLZ-101">Remove redundant Net %s</i>
	<i id="LGLZ-102">Remove redundant Instance %s</i>
	<i id="LGLZ-103">Detect LOOP net %s</i>
	<w id="LGLZ-104">Instance %s has not been placed</w>
	<i id="LGLZ-105">Total %d hierarchy constant Net</i>
	<i id="LGLZ-106">Create Dummy GND Instance %s</i>
	<i id="LGLZ-107">Create Dummy VCC Instance %s</i>
	<i id="LGLZ-108">Processing illegal shifter chain: immigrate signal from pin %s to pin %s</i>
	<i id="LGLZM5-101">  添加了 %d 个pass-through-LUT4C</i>

	<e id="LGLZ-110">用户把IDELAYCTRL %s 放在 %s，但是同一时钟区域内没有IODELAY实例</e>
	<e id="LGLZ-111">IDELAYCTRL 需要被实例化在 %s</e>
	<e id="LGLZ-IO-001">IO单元 %s 连接非预期</e>
	<e id="LGLZ-IO-005">IO单元 %s(%s) 与 %s(%s) 之间的连接非预期</e>

	<!-- Router messages -->
	<i id="RT0000">成功读入器件文件</i>
	<i id="RT0001">完成布线 </i>
	<i id="RT0002">创建 %d IOBs</i>
	<i id="RT0003">当前网表中有 %d 个元件例示(instance)</i>
	<i id="RT0004">忽略 %d 条与主引脚(primary pin)相连的线网</i>
	<i id="RT0005">总共需要对 %d 条连线 (%d 连接点) 进行布线 </i>
	<i id="RT0006">读入布线资源并检查网表 ...</i>
	<i id="RT0007">开始布线(routing)</i>
	<i id="RT0008">引脚名 从 %s 到 %s</i>
	<i id="RT0009">%d 条连线布线失败 (总共 %d 条连线) </i>
	<i id="RT0010">布线运行时间 %d 秒</i>
	<i id="RT0011">布线模式 : %s</i>
	<i id="RT0012">优化强度 : %s</i>
	<i id="RT0013">时序驱动布线预处理 ...</i>
	<i id="RT0014">第 %2d 轮 : 还需要对 %-5d 条连线 (%-5d 连接点)进行布线</i>
	<w id="RT0015">%d 条连线布线失败</w>
	<i id="RT0016">连线 %s 指定为 %s (由 %s) </i>

	<i id="RT3000">全局布线 ... </i>
	<i id="RT3001">全局布线完成 </i>
	<i id="RT3002">详细布线 ... </i>
	<i id="RT3003">详细布线完成 </i>
	<i id="RT3004">读入布线资源库 ... </i>

	<i id="RT4000">拥塞估计 ... </i>
	<i id="RT4001">拥塞估计完成 </i>
	<i id="RT4002">布线预估拥塞: </i>
	<i id="RT4003">预估值: %.2f</i>
	<i id="RT4004"><![CDATA[%5.2f%% 的tiles极度拥塞
      %5.2f%% 的tiles很拥塞
      %5.2f%% 的tiles拥塞]]></i>
	<i id="RT4005"><![CDATA[最拥塞的区域:
        |  Tiles  | Congestion Value | Congestion level |
        +---------+------------------+------------------+]]></i>
	<p id="RT4006"><![CDATA[        |(%3d,%3d)|      %5.2f       |%s|]]></p>
	<i id="RT4007"><![CDATA[最大拥塞区域: (%3d,%3d)-->(%3d,%3d), 该区域平均拥塞度: %.2f]]></i>
	<i id="RT4008">拥塞预估矩阵已输出</i>
	<i id="RT4009">线网对该区域引脚的使用情况:</i>
	<i id="RT4010">线网%2d: %s(%d)</i>

	<e id="RT1001">读入文件 %s 错误 </e>
	<e id="RT1002">布线运行错误</e>
	<e id="RT1003">XDL 文件 %s 已存在 </e>
	<e id="RT1004">Die文件为空</e>
	<e id="RT1005">%s和%s之间不存在Pip</e>
	<e id="RT1006">不能正确设置布线信息</e>
	<e id="RT1007">布线失败，相关引脚: %s, 元件实例: %s, 相关连线: %s</e>
	<e id="RT1008">遇到未知器件类型</e>
	<e id="RT1009">遇到网表错误</e>
	<e id="RT1010">未知异常: %s</e>
	<e id="RT1011">无法绕通到引脚 (%s, %s) 的连线：%s</e>
	<e id="RT1012">线网 %s 已经被设定过时钟约束</e>
	<e id="RT1013">没有布线路径从 %s%s 到 %s%s (所属线网 %s)</e>
	
	<w id="RT2000">无法找到到引脚 pin %s 的路径(对于连线 %s)</w>
	<w id="RT2001">使用普通时钟树布线：pin %s，instance %s，net %s</w>
	<w id="RT2002">放弃专有路径、使用普通时钟树布线：pin %s，instance %s，net %s</w>
	<w id="RT2003">clk net %s 上没有需要使用时钟树的引脚</w>

	<!-- Packing messages -->
	<i id="PK0000">开始组装(packing) </i>
	<i id="PK0001">完成组装 </i>
	<i id="PK0002">开始组装预处理 </i>
	<i id="PK0003">完成组装预处理 </i>
	<i id="PK0100">组装模式 : 时序 </i>
	<i id="PK0101">组装模式 : 面积 </i>
	<i id="PK0102">面积比率限制 : %d%% </i>
	<i id="PK0103">吸收DFF到IOB的面积阈值 : %d%% </i>
	<i id="PK0105">逻辑单元(LE)利用率 : %d/%d %d%%</i>
	<i id="PK0110">将 %s 吸收到 %s</i>
	<w id="PK0111">未能将寄存器 %s 吸收为 IO寄存器</w>
	<w id="PK0112">寄存器 %s 带有 %s 端口和初值 %d 无法吸收为IOREG</w>
	<i id="PK0115">将与块状存储器(Block-RAM) %s 输出端口 %s 相连的寄存器吸收到其中</i>
	<i id="PK0116">复制了寄存器 %s（为FIFO异步复位 %s）</i>
	<w id="PK0117">设计资源占用太多，有可能会造成时序达标问题</w>
	<e id="PK0118">引脚 %s(%s) 没有合法的 IOTYPE，请检查 LOC 和 BANK_VCCIO 约束</e>
	<w id="PK0120">寄存器 %s 被引脚 %s | %s 驱动，但未组装到 IOLOGIC，%s</w>
	<w id="PK0121">寄存器 %s 驱动引脚 %s | %s，但未组装到 IOLOGIC，%s</w>
	<w id="PK0122">引脚 %s 有 %s 组装到 IOLOGIC，但没有对应的 %s</w>
	<i id="PK0123">复制 PLL 复位寄存器 %s</i>
	<i id="PK0124">预组装 PLL 复位寄存器 %s</i>

	<i id="PK0200">%-13s %10d</i>
	<i id="PK0201"><![CDATA[    %-13s %6d]]></i>
	<i id="PK0202">%-18s %10d</i>

	<i id="PK0300">Start gpack </i>
	<i id="PK0301">Done gpack </i>

	<e id="PK0911">Design netlist %s</e>
	<e id="PK1000">组装失败 ... </e>
	<e id="PK1001">非法的资源利用率: %d, 取值应在1-100之间 </e>
	<e id="PK1002">单元 %s 无法组装!!! </e>
	<e id="PK1003">LUT %s 没有MASK!!! </e>
	<e id="PK1004">OSCH 的 NOM_FREQ 属性值 %s 不被支持，器件 %s</e>
	<e id="PK1005">不支持的 IO_TYPE %s 设置在了PAD %s 上</e>
	<e id="PK1006">OSCH 的 NOM_DIV 属性值 %s 不被支持，器件 %s</e>
	<e id="PK1007">器件 %s 不支持 %s 单元</e>
	<e id="PK1008">器件 %s 不支持 %s 单元，请使用 %s</e>
	<w id="PK2000">2 个以上的 %s 被指定到位置 %s, 超出的部分将被忽略.</w>
	<w id="PK2001">Legalize DI port of EBR %s.</w>
	<w id="PK2002">请确保 PLL %s 从 %s 得到反馈</w>
	<e id="PK2100">双倍容量 ERB 有不同的 %s 和 %s 时，存在逻辑风险: %s</e>
	<e id="PK2101">双倍容量 ERB 的 %s%d 端口不应该使用: %s</e>
	<e id="PK2102">参数 %s=%s 的格式错误，应该是 0b%s: %s</e>
	<e id="PK2103">双倍容量 ERB 的参数 %s 的第 %d 位，不应该使用: %s</e>
	<e id="PK3000">#SLICE overflow, %d > %d, cannot fit</e>
	<i id="PK3001">Process packing ...</i>

	<i id="IRT0101">开始构建绕线资源图</i>
	<i id="IRT0102">完成构建绕线资源图</i>
	<i id="IRT0200">用户指定Net %s 到 %s Clock 序号 %d</i>
	<i id="IRT0200-PL">布局指定Net %s 到 %s Clock 序号 %d</i>
	<i id="IRT0201">自动分配Net %s 到 %s Clock 序号 %d</i>
	<i id="IRT0202">预绕线，收集信息</i>
	<i id="IRT0203">预绕线 第%d条Net 共%d条</i>
	<i id="IRT0204">估计 Worst Slack 的上限为 %.3f</i>
	<i id="IRT0205">绕线第 [%d] 轮 ----------------</i>
	<i id="IRT0206">  正在绕 第%d个点 共%d个点 （%d个点未绕通）</i>
	<i id="IRT0207">  绕不通的点数 : %d</i>
	<w id="IRT0208">找不到点%s的绕线路径</w>
	<i id="IRT0209">  绕不通 + 冲突的点数 : %d</i>
	<i id="IRT0210">绕线成功</i>
	<e id="IRT0211">绕线失败</e>
	<e id="IRT0212">无法绕通 : 源 %s 目标 %s</e>
	<e id="IRT0213">无法绕通的连线 : 源 %s</e>
	<w id="IRT0214">%s %s 没有合法的 site</w>
	<w id="IRT0215">连线 %s 被 %s 驱动, 需要用到PCLK %s, 但是已被占用.</w>

	<!-- Placement messages -->
	<i id="PL0000">开始布局 </i>
	<i id="PL0001">完成布局 </i>
	<i id="PL0002">已读入器件 %s </i>
	<e id="PL1000">未指定目标器件, 请先设定目标器件 </e>
	<e id="PL1001">约束冲突, 退出布局 ... </e>
	<e id="PL1002">未知器件名 %s</e>
	<e id="PL1003">元件个数超出器件容量, 退出...</e>
	<w id="PL2001">发现COUT驱动的管脚 %s 不是CIN </w>

	<!-- Logic Optimization messages -->
	<i id="LO0000">逻辑化简(lo.simplify)开始... </i>
	<i id="LO0001">逻辑化简(lo.simplify)结束 </i>
	<i id="LO0002">布尔替换(lo.boolresub)开始... </i>
	<i id="LO0003">布尔替换(lo.boolresub)结束 </i>
	<i id="LO0005">逻辑替换(lo.resub)开始...</i>
	<i id="LO0006">逻辑替换(lo.resub)结束</i>
	<i id="LO0007">共有 %d 个节点被 lo.resub 替换</i>
	<i id="LO0010">逻辑消除(lo.eliminate)开始...</i>
	<i id="LO0011">逻辑消除(lo.eliminate)结束</i>
	<i id="LO0012">共有 %d 个节点被 lo.eliminate 消除</i>
	<i id="LO0015">逻辑Cube提取(lo.cubext)开始...</i>
	<i id="LO0016">逻辑Cube提取(lo.cubext)结束</i>
	<i id="LO0017">共有 %d 个节点被 lo.cex 提取</i>
	<i id="LO0020">逻辑Kernel提取(lo.kernelext)开始...</i>
	<i id="LO0021">逻辑Kernel提取(lo.kernelext)结束</i>
	<i id="LO0022">共有 %d 个节点被 lo.kex 提取</i>
	<i id="LO0025">整个设计共有 %d 个Literal</i>
	<i id="LO0026">将 %s %s 变换为 %s %s，原因：%s</i>
	<w id="LO0027">转换同时有set和reset的FF/Latch "%s" </w>
	<w id="LO0028">转换有异步load的FF/Latch "%s"</w>
	<w id="LO0029">Keep "%s" 失败，原因：器件不支持FF/Latch同时包含set和reset </w>
	<w id="LO0030">Keep "%s" 失败，原因：器件不支持FF/Latch包含异步load </w>
	<i id="LO0031">把%s "%s"合并到"%s"</i>
	<i id="LO0032">合并了%d个FFs，FF数从%d减少到%d</i>
	<i id="LO0033">%s "%s", 链长的前 %d/%d 消除成 %s ...</i>	
	<i id="LO0034">合并%d 条Nets</i>
    <i id="LO0035">%s -> %s</i>
	<i id="LO0036">%合并了%d个SR-Luts，SR-Luts减少了%d</i>
	<i id="LO0037">把%s "%s"和"%s"合并</i>
	<e id="SRL-E-0">%s</e>
	<e id="SEQ-E-0">%s</e>
	<e id="SRL-E-1">%s %s</e>
	<e id="SEQ-E-1">%s %s</e>
	
	<e id="LO1000">命令lo.simplify 不支持的输入选项值: %s </e>
	<e id="LO1001">命令lo.boolresub 不支持的输入选项值: %s </e>

	<i id="LO2001">转换 %d 个生成时钟: %s</i>
	<i id="LO2002">转换 %d 个门控时钟: %s</i>
	<i id="LO2003">优化 %d 条链，包含 %d 个单元</i>
	<i id="LO2004">优化 %d 个相同输入的LUT</i>
	<i id="LO2005">优化 %d 个常数输入的MUXF</i>
	<i id="LO2006">优化 %d 条相同snet的链，包含 %d 个单元</i>

	<!-- Technology Mapping messages -->
	<i id="Map0000">开始工艺映射</i>
	<i id="Map0001">完成工艺映射</i>
	<i id="Map0002"><![CDATA[  网表预处理...]]> </i>
	<i id="Map0003"><![CDATA[  准备综合库...]]> </i>
	<i id="Map0004"><![CDATA[  管脚和造价的初始化...]]> </i>
	<i id="Map0005"><![CDATA[  计算锥(Cone)...]]> </i>
	<i id="Map0006"><![CDATA[  计算覆盖(Cover)...]]> </i>
	<i id="Map0007"><![CDATA[  生成LUT网表.]]> </i>
	<i id="Map0008"><![CDATA[  网表后处理...]]> </i>
	<i id="Map0009"><![CDATA[  检查...]]> </i>
	<i id="Map0010"><![CDATA[  绑定到 %d 个4输入查找表.]]> </i>

	<w id="Map0011">MUXF5 %s (端口 %s) 被 %s (%s)驱动</w>

	<!-- Resynthesize messages -->
	<i id="RESYN-000">开始重综合</i>
	<i id="RESYN-001">完成重综合</i>

	<!-- Io Insertion messages -->
	<i id="INSIO-0000">插入了 %d 个输入/输出单元 </i>

	<w id="INSIO-0010">%s, %d个共同驱动线网%s的内部三态缓冲器用AND-OR逻辑实现</w>
	<i id="INSIO-0011">%d个边界三态缓冲器用AND-OR逻辑实现</i>
	<i id="INSIO-0012">%d个OE名为 %s 的三态缓冲器驱动同一个设计输出: %s </i>
	<h id="INSIO-100">对 %s 元件 %s 的管脚 %s 连接进行了合法化处理</h>
	<h id="INSIO-105">将 %s 元件 %s 的管脚 %s 连接到专用外部端口</h>
	<e id="INSIO-200">端口 %s 驱动不止一个IO单元: %s, %s, etc</e>

	<!-- Open Up messages -->
	<i id="OPEN0000">开始建立物理网表</i>
	<i id="OPEN000A">开始更新物理网表</i>
	<i id="OPEN0001">完成建立物理网表</i>
	<i id="OPEN001A">完成更新物理网表</i>
	<i id="OPEN0002"><![CDATA[  为 %-5d个 %-10s 建立了物理网表 ]]> </i>
	<i id="OPEN0003">开始反向提取网表...</i>
	<i id="OPEN0004">完成反向提取网表</i>

	<!-- TMR messages -->
	<i id="TMR000">开始进行三重冗余(TMR)处理</i>
	<i id="TMR001">完成三重冗余(TMR)处理</i>
	<i id="TMR003">将时钟IO单元 %s 降格为普通IO单元 </i>
	<e id="TMR100">CLKDLL/DCM 数目大于1，无法进行三重冗余(TMR)处理</e>
	<e id="TMR101">网表中包含物理块, 不能进行三重冗余(TMR)处理 </e>

	<!-- Bitstream generation messages -->
	<i id="BGEN-1">开始生成位流(bitstream)文件 %s</i>
	<i id="BGEN-2">完成位流(bitstream)生成</i>
	<i id="BGEN-3"><![CDATA[  设计规则检查(DRC) ..]]></i>
	<i id="BGEN-4"><![CDATA[  将位流信息写入文件 ..]]></i>
	<i id="BGEN-5"><![CDATA[  检查网表 ..]]></i>
	<i id="BGEN-6">输出文本格式位流文件 %s ..</i>
	<e id="BGEN001">数据完整性检查出错</e>
	<e id="BGEN002">位流(bitstream)生成失败</e>

	<!-- Synchronous reset/set control optimization messages -->
	<i id="SRS000">开始时序元件同步控制优化 </i>
	<i id="SRS001">完成时序元件同步控制优化 </i>
	<i id="SRS300">删除了 %d 个用于同步控制的逻辑门 </i>
	<i id="SRS301">[注意]调整了%d个DFF的控制优先级逻辑(与目标器件不一致)</i>
	<e id="SRS100">目标器件未设置，不能运行时序元件同步控制优化</e>

	<!-- Netlist checking/fixing messages -->
	<i id="NCHK001-1">发现 %d 条连线浮空</i>
	<i id="NCHK001-2">发现 %d 条连线浮空，已修正</i>
	<i id="NCHK002-1">发现 %d 个引脚无驱动 </i>
	<i id="NCHK002-2">发现 %d 个引脚无驱动，已修正 </i>
	<i id="NCHK003">发现 %d 多驱动连线</i>
	<i id="NCHK004">发现 %d 个非综合库实例</i>
	<w id="NCHK300-1">如下连线浮空...</w>
	<w id="NCHK300-2">如下连线浮空，将其连接至GND...</w>
	<w id="NCHK305-1">元件 %s 的引脚 %s 没有驱动</w>
	<w id="NCHK305-2">元件 %s 的引脚 %s 没有驱动, 将其连接到GND</w>
	<w id="NCHK305-3">输出端口 %s 没有驱动</w>
	<w id="NCHK305-4">输出端口 %s is 没有驱动, 将其连接到GND</w>
	<w id="NCHK310">如下连线被多驱动...</w>
	<e id="NCHK310A">如下连线被多驱动...</e>
	<w id="NCHK315">元件 %s 的异步控制管脚被组合逻辑驱动，可能被组合逻辑毛刺所影响</w>
	<w id="NCHK315A"><![CDATA[  强制将其异步控制管脚改为同步控制管脚]]></w>
	<e id="NCHK320">如下为非综合库实例...</e>
	<w id="NCHK400">时序元件 %s 同时具有set和reset</w>
	<w id="NCHK401">时序元件 %s 具有异步加载(async-load)端</w>
	<w id="NCHK402-1">以下input端口没有连接...</w>
	<w id="NCHK402-2">以下inout端口没有连接...</w>
	<w id="NCHK402-3">以下output端口没有连接...</w>
	<w id="NCHK402-4">以下端口由GND驱动...</w>
	<w id="NCHK402-5">以下端口由VCC驱动...</w>
	<e id="NCHK403">IO缓冲器 %s 上的PAD管脚 %s 未连接, 应该连接某个端口</e>
	<w id="NCHK404">当前网表为空</w>
	<e id="NCHK405">IO缓冲器 %s(%s) PAD管脚 %s 的连接(%s) 非法 -- 它只能连接一个外部端口且不能再有其它连接</e>
	<e id="NCHK410">%s寄存器 %s 同时具有 %s 和初始值 %s. %s 不支持!</e>
	<w id="NCHK411">%s寄存器 %s 同时具有 %s 和初始值 %s. 忽略初始值</w>
	<w id="NCHK501">处理了冗余的IO单元连接：%s(%s) -> %s(%s)</w>
	<w id="NCHK505">处理了 %s(%s) 与 %s(%s) 之间的非常规IO连接</w>
	<w id="NCHK510">端口 %s 没有相关的IO单元</w>
	<e id="NCHK515">元件%s, %s 的管脚 %s 正常情况下被禁止使用，请检查并修改设计</e>
	<e id="NCHK516">网表不完整: 线网 %s 与管脚%s相连，但不在当前nview中</e>
	
	<w id="NCHK-CLK001">连线 %s 混合了时钟和数据连接</w>
	<p id="NCHK-CLK001-EXP"><![CDATA[[说明]上述情况通常源自生成时钟，例如通过计数进行分频的逻辑。
如果确实是这种情况而且是必须的(例如不能用PLL/DCM分频替代)，
请别忘为相关连线显式地指定时钟约束。否则，这种时钟和数据混
合的描述方式是不推荐使用的，请复查并修改。
]]></p>

	<w id="NCHK-CLK003">连线 %s 混合了时钟和控制连接</w>
	<p id="NCHK-CLK003-EXP"><![CDATA[【注意】上述情况说明源描述中很可能有非常规的代码风格或笔误，请复查.
]]></p>

	<w id="NCHK-CLK005">连线 %s 是门控时钟, 可能由于组合逻辑毛刺产生误触发</w>
	<p id="NCHK-CLK005-EXP"><![CDATA[【注意】FPGA设计中不推荐使用门控时钟，请更改成用时钟连线直接
驱动带时钟使能端(Clock Enable)的时序元件的方式。
]]></p>

	<p id="NCHK-CLK900">-- 非时钟引脚 --</p>
	<p id="NCHK-CLK905">-- 时钟引脚 --</p>

	<i id="NCHK-DRH001">注意--数据恢复(data recovery)实例 %s 上有用户设的位置约束 %s，不再自动处理相关结构</i>
	<i id="NCHK-DRH005">根据数据恢复(data recovery)端口 %s 自动设置相关实例位置: </i>
	<w id="NCHK-DRH901">端口 %s 没有管脚约束，相关数据恢复(data recovery)功能可能无法工作</w>
	<i id="NCHK-DRH010">[CHK-DATA-SKEW]连线 %s, data skew (%.0f) 符合限值 (%.0f)</i>
	<w id="NCHK-DRH905">[CHK-DATA-SKEW]连线 %s, data skew (%.0f) 超出限值 (%.0f)</w>
	<i id="NCHK-DLY001">[CHK-DELAY-005]连线 %s, 延迟(%.0f) 符合限值 (%.0f)</i>
	<w id="NCHK-DLY401">[CHK-DELAY-305]连线 %s, 延迟(%.0f) 超出限值 (%.0f)</w>

	<p id="VLGH000">
	<![CDATA[
//=========oOOOo===========================================oOOOo==========
//  Verilog file generated by HqFpga(TM) v%s Build %s
//  Time : %s
//  Uptops Design Technologies, Inc. (www.uptops-dt.com)
//========================================================================
	]]>
	</p>

	<p id="XDLH000">
	<![CDATA[
# =========oOOOo===========================================oOOOo==========
# XDL file generated by HqFpga(TM) v%s Build %s
# Time: %s
# Uptops Design Technologies, Inc. (www.uptops-dt.com)
# ========================================================================
	]]>
	</p>

	<p id="NCLH000">
	<![CDATA[
// =========oOOOo===========================================oOOOo==========
// XiST Physical Netlist generated by HqFpga(TM) v%s Build %s
// Designname: %s
// Creation time stamp : %s
// Uptops Design Technologies, Inc. (www.uptops-dt.com)
// ========================================================================
	]]>
	</p>

</messages>
