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*   HqFpga-XIST V2.13.3 快速构建版本(Fast Track Build)更新说明
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[03/30/2022] V2.13.3 快速构建版本(Fast Track Build) 033022
- 布局布线 
  修正DQSI输入+IDDR delay相关问题
- IP Creator 
  修复了ebr_seal系列sp_rom地址宽度大于14时，初始化数据导入错误的问题，
  优化GDDR_IP 图形化界面
  FilterIP SL_LOAD相关更新 
- 时序建模
  修正DQS/SLICE中若干时序参数中的笔误
- 下载器 
  支持100K
  支持读取DNA信息
  支持MCU APP和IAP程序在线更新
- RTL 综合
  改进修正$signed/$unsigned支持 
  
[03/20/2022]  V2.13.3 <============================================
- 器件更新
  更新SL2-25E-8U484I封装
  SA5Z-30-D2-8U240 更名为 SA5Z-30-D2-8U256
- 布局布线
  修正LUT配置字符串的一个不常见问题
  Seal器件布线更新
    改进PCLK布线
    改进RST/CE -> PCLK布线
    改进布线布通率
  支持用户指定组合逻辑输出连线走SCLK
- RTL 综合
  改进乘法器吸收寄存器支持
  XOR优化更新
  把bus信号名称格式从%s(%d)改为%s[%d]
  改进数组赋值报错消息处理
- HqInsight
  修正Seal EDIF调试流程中与BUFG/LUT1相关的问题
  修正与采样时钟相关的约束问题
  增加资源估算功能
- IP Creator
  增加Generic DDR, GDDR7:1, 分布式RAM/ROM IP支持
  修正DSP/UFM用户无法指定module名称问题
  修正Sealion 12k/25k PLL CLKI 频率范围问题
  更新Seal器件的 1D Filter IP生成
- 静态时序分析  
  修正FMAX报告的一个笔误
  改进路径终点的报告，添加逻辑寄存器管脚名称
- 器件建模
  修正SL2-25E-8F324器件TCK管脚建模错误
  仿真模型更新：xsALU24SA, xsMULT9SA, xsPREADD9, xsPREADD18, xsPLLSA
  更新CM3时序建模